用于邏輯分析儀的主動(dòng)式探棒的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)一種用于邏輯分析儀的主動(dòng)式探棒，特別是指一種用于截取微弱信號(hào)、并僅將微弱信號(hào)進(jìn)行短距離的傳輸?shù)闹鲃?dòng)式探棒，故信號(hào)不會(huì)有反射的現(xiàn)象，因此不會(huì)影響信號(hào)品質(zhì)，而信號(hào)大小也不會(huì)遭到衰減。
【背景技術(shù)】
[0002]現(xiàn)今在電子產(chǎn)品日益數(shù)位化的今日，傳統(tǒng)的示波器已不足以量測(cè)8到16通道，甚至更多通道的邏輯信號(hào)，雖然線上模擬器(ICE)能解決很多數(shù)位化的問題，但真正時(shí)序問題乃無(wú)法由偏重軟體開發(fā)導(dǎo)向的線上模擬器來(lái)處理，再加上線上模擬器專用于特定微電腦系統(tǒng)，因此邏輯分析儀乃成為數(shù)位工程師們必備的量測(cè)儀器之一，它能把所需要的數(shù)據(jù)以很有條理的格式表示出來(lái)，使用者能很方便的將數(shù)位電路的動(dòng)作過程顯示在邏輯分析儀的的灰蒂上。
[0003]而傳統(tǒng)上，邏輯分析儀使用的是被動(dòng)式探棒(passive probe pod)，其內(nèi)部整合了信號(hào)偵測(cè)電路，每個(gè)通道的總電容值最高達(dá)16pF，最多可偵測(cè)八個(gè)通道；但因這一類的被動(dòng)式探棒如圖1A所示，該被動(dòng)式探棒2為一種single end線材，用以將遠(yuǎn)端待測(cè)電路板I的微弱信號(hào)做截取后，將微弱信號(hào)經(jīng)過長(zhǎng)距離輸入至該具有運(yùn)算放大器31、比較器32及FPGA解碼器33的邏輯分析儀3，而該運(yùn)算放大器31能夠?qū)⑤斎朐撨壿嫹治鰞x3的微弱信號(hào)進(jìn)行前級(jí)放大后，再由該比較器32輸出一 LVDS差動(dòng)信號(hào)至該FPGA解碼器33中進(jìn)行解碼；
[0004]但由圖1B可知上述技術(shù)會(huì)有以下缺點(diǎn):
[0005]1.微弱信號(hào)經(jīng)過太長(zhǎng)距離的single end線材傳輸后，信號(hào)無(wú)法避免的會(huì)被衰減，因此會(huì)影響信號(hào)品質(zhì)，故在放大及解碼的過程中會(huì)發(fā)生有解不到資料且掉資料的情形。
[0006]2.微弱信號(hào)經(jīng)過太長(zhǎng)距離的single end線材傳輸后，因信號(hào)會(huì)有反射的現(xiàn)象發(fā)生而影響信號(hào)品質(zhì).所以在放大及解碼的過程中亦會(huì)有解不到資料且掉資料的情形發(fā)生。
[0007]因此，為了克服上述問題，必須使微弱信號(hào)不用經(jīng)過太長(zhǎng)距離的single end線材傳輸，同時(shí)將微弱信號(hào)轉(zhuǎn)換為差動(dòng)信號(hào)，即可使用差動(dòng)信號(hào)進(jìn)行長(zhǎng)距離的傳輸，由于差動(dòng)信號(hào)本身的特性便可以克服干擾，故能夠解決微弱信號(hào)在傳統(tǒng)的長(zhǎng)距離single end線材上傳輸時(shí)容易受到干擾的問題，如此應(yīng)為一最佳解決方案。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的目的在于提供一種用于邏輯分析儀的主動(dòng)式探棒，其能克服現(xiàn)有技術(shù)的缺陷，能使微弱信號(hào)不用經(jīng)過太長(zhǎng)距離的傳輸，長(zhǎng)距離的傳輸信號(hào)不會(huì)有反射的現(xiàn)象，避免影響信號(hào)品質(zhì)，而信號(hào)大小也不會(huì)遭到衰減。
[0009]為實(shí)現(xiàn)上述目的，本發(fā)明公開了一種用于邏輯分析儀的主動(dòng)式探棒，與一具有FPGA解碼器的邏輯分析儀及一待測(cè)電路板電性連接，其特征在于該主動(dòng)式探棒包含:
[0010]一 LVDS差動(dòng)線材，與該邏輯分析儀的FPGA解碼器電性連接；以及
[0011]一前端裝置，與該LVDS差動(dòng)線材及該待測(cè)電路板電性連接，用以截取該待測(cè)電路板所輸入的微弱信號(hào)，而該前端裝置不需長(zhǎng)距離傳輸微弱信號(hào)，以降低微弱信號(hào)受干擾的影響，且能夠直接輸出一 LVDS差動(dòng)信號(hào)至該LVDS差動(dòng)線材，以由該LVDS差動(dòng)線材傳送LVDS差動(dòng)信號(hào)至該邏輯分析儀的FPGA解碼器進(jìn)行解碼。
[0012]其中，該前端裝置為一 LVDS驅(qū)動(dòng)器，該LVDS驅(qū)動(dòng)器用以截取該待測(cè)電路板所輸入的微弱信號(hào)，而該LVDS驅(qū)動(dòng)器不需長(zhǎng)距離傳輸微弱信號(hào)，以降低微弱信號(hào)受干擾的影響，并直接放大微弱信號(hào)與比較微弱信號(hào)、再輸出一 LVDS差動(dòng)信號(hào)至該LVDS差動(dòng)線材。
[0013]其中，該LVDS驅(qū)動(dòng)器所接收的微弱信號(hào)的頻率小于400MHZ。
[0014]其中，該LVDS驅(qū)動(dòng)器所接收的微弱信號(hào)的電壓大于2V以上，該LVDS驅(qū)動(dòng)器才能夠運(yùn)作。
[0015]其中，該前端裝置為一比較器，該比較器包含:
[0016]一信號(hào)截取模組，用以截取該待測(cè)電路板所輸入的微弱信號(hào)，而該信號(hào)截取模組不需長(zhǎng)距離傳輸微弱信號(hào)，以降低微弱信號(hào)受干擾的影響；
[0017]一阻抗匹配模組，與該信號(hào)截取模組電性連接，用以對(duì)所輸入的微弱信號(hào)進(jìn)行阻抗匹配；
[0018]一比較器模組，與該信號(hào)截取模組及該LVDS差動(dòng)線材電性連接，能夠接收該信號(hào)截取模組所截取的微弱信號(hào)，并輸出一 LVDS差動(dòng)信號(hào)輸出至該LVDS差動(dòng)線材；
[0019]一調(diào)整電壓模組，與該比較器模組電性連接，依據(jù)所輸入的微弱信號(hào)的輸入電壓大小，調(diào)整最適當(dāng)?shù)膮⒖茧妷号c輸入電壓進(jìn)行比較，以使該比較器模組能夠得到一最佳的LVDS差動(dòng)信號(hào)輸出至該LVDS差動(dòng)線材，以由該LVDS差動(dòng)線材傳送LVDS差動(dòng)信號(hào)至該邏輯分析儀的FPGA解碼器進(jìn)行解碼；
[0020]一穩(wěn)定輸出模組，與該比較器模組電性連接，該穩(wěn)定輸出模組用以穩(wěn)定LVDS差動(dòng)信號(hào)的輸出電壓，當(dāng)穩(wěn)定輸出模組偵測(cè)該微弱信號(hào)的輸入電壓于參考電壓附近抖動(dòng)時(shí)，將能夠控制該比較器不會(huì)引發(fā)輸出電壓改變，以使輸出的LVDS差動(dòng)信號(hào)不受影響。
[0021]其中，該比較器所接收的微弱信號(hào)的頻率小于400MHZ。
[0022]其中，更包含有一差動(dòng)輸入單端輸出信號(hào)轉(zhuǎn)換器，該差動(dòng)輸入單端輸出信號(hào)轉(zhuǎn)換器會(huì)與該FPGA解碼器及該LVDS差動(dòng)線材進(jìn)行電性連接，且該前端裝置為一單端輸入差動(dòng)輸出電路模組，該單端輸入差動(dòng)輸出電路模組包含:
[0023]一信號(hào)截取模組，用以截取該待測(cè)電路板所輸入的微弱信號(hào)，而該信號(hào)截取模組不需長(zhǎng)距離傳輸微弱信號(hào)，以降低微弱信號(hào)受干擾的影響；
[0024]一調(diào)整電壓模組，與該信號(hào)截取模組電性連接，依據(jù)所輸入的微弱信號(hào)的輸入電壓大小，調(diào)整為一最佳的信號(hào)輸入；
[0025]一阻抗匹配模組，與該信號(hào)截取模組電性連接，用以對(duì)所輸入的微弱信號(hào)進(jìn)行阻抗匹配；
[0026]一差動(dòng)模式電路調(diào)整模組，與該信號(hào)截取模組及該LVDS差動(dòng)線材電性連接，能夠接收該信號(hào)截取模組所截取的微弱信號(hào)，并輸出一 LVDS差動(dòng)信號(hào)輸出至該LVDS差動(dòng)線材，以由該LVDS差動(dòng)線材傳送LVDS差動(dòng)信號(hào)至該差動(dòng)輸入單端輸出信號(hào)轉(zhuǎn)換器后，該差動(dòng)輸入單端輸出信號(hào)轉(zhuǎn)換器將會(huì)轉(zhuǎn)換LVDS差動(dòng)信號(hào)為單端輸入信號(hào)，并再將單端輸入信號(hào)輸入至該邏輯分析儀的FPGA解碼器進(jìn)行解碼。
[0027]其中，該前端裝置為一差動(dòng)輸入調(diào)整器，該差動(dòng)輸入調(diào)整器包含:
[0028]一前端LVDS差動(dòng)線材，用以截取該待測(cè)電路板所輸入的微弱信號(hào)，而該前端LVDS差動(dòng)線材不需長(zhǎng)距離傳輸微弱信號(hào)，以降低微弱信號(hào)受干擾的影響；
[0029]一阻抗匹配模組，與該前端LVDS差動(dòng)線材電性連接，用以對(duì)所輸入的微弱信號(hào)進(jìn)行阻抗匹配；
[0030]一差動(dòng)模式電路調(diào)整模組，與該前端LVDS差動(dòng)線材及該LVDS差動(dòng)線材電性連接，能夠接收該信號(hào)截取模組所截取的微弱信號(hào)，并輸出一放大強(qiáng)度后的LVDS差動(dòng)信號(hào)輸出至該LVDS差動(dòng)線材，以由該LVDS差動(dòng)線材傳送LVDS差動(dòng)信號(hào)至該邏輯分析儀的FPGA解碼器進(jìn)行解碼。
[0031]由此，本發(fā)明能實(shí)現(xiàn)如下技術(shù)效果:
[0032]1.使微弱信號(hào)不用經(jīng)過太長(zhǎng)距離的傳輸，同時(shí)將微弱信號(hào)轉(zhuǎn)換為差動(dòng)信號(hào)，即可使用差動(dòng)信號(hào)進(jìn)行長(zhǎng)距離的傳輸，故信號(hào)不會(huì)有反射的現(xiàn)象，因此不會(huì)影響信號(hào)品質(zhì)，而信號(hào)大小也不會(huì)遭到衰減。
[0033]2.能夠克服傳統(tǒng)探棒量測(cè)線材上長(zhǎng)距離傳輸高速且微弱信號(hào)時(shí)容易受到干擾的問題，本發(fā)明的主動(dòng)式探棒能夠采用LVDS驅(qū)動(dòng)器或是比較器，因此針對(duì)高速信號(hào)(尤其是400MHz以內(nèi))的量測(cè)都有很好的效果，除此之外，更具有設(shè)計(jì)簡(jiǎn)單、效果良好、品質(zhì)穩(wěn)定等特點(diǎn)。
【附圖說(shuō)明】
[0034]圖1A:習(xí)用用于邏輯分析儀的被動(dòng)式探棒的架構(gòu)示意圖。
[0035]圖1B:習(xí)用用于邏輯分析儀的被動(dòng)式探棒的輸入與輸出的測(cè)試波形示意圖。
[0036]圖2:本發(fā)明用于邏輯分析儀的主動(dòng)式探棒的架構(gòu)示意圖。
[0037]圖3A:本發(fā)明用于邏輯分析儀的主動(dòng)式探棒的第一實(shí)施例的架構(gòu)示意圖。
[0038]圖3B:本發(fā)明用于邏輯分析儀的主動(dòng)式探棒的第一實(shí)施例的電路示意圖。
[0039]圖3C:本發(fā)明用于邏輯分析儀的主動(dòng)式探棒的第一實(shí)施例的輸入與輸出的測(cè)試波形示意圖。
[0040]圖4A:本發(fā)明用于邏輯分析儀的主動(dòng)式探棒的第二實(shí)施例的架構(gòu)示意圖。
[0041]圖4B:本發(fā)明用于邏輯分析儀的主動(dòng)式探棒的第二實(shí)施例的比較器架構(gòu)示意圖。
[0042]圖4C:本發(fā)明用于邏輯分析儀的主動(dòng)式探棒的第二實(shí)施例的電路示意圖。
[0043]圖4D:本發(fā)明用于邏輯分析儀的主動(dòng)式探棒的第二實(shí)施例的輸入與輸出的測(cè)試波形示意圖。
[0044]圖5A:本發(fā)明用于邏輯分析儀的主動(dòng)式探棒的第三實(shí)施例的架構(gòu)示意圖。
[0045]圖5B:本發(fā)明用于邏輯分析儀的主動(dòng)式探棒的第三實(shí)施例的單端輸入差動(dòng)輸出調(diào)整器架構(gòu)示意圖。
[0046]圖5C:本發(fā)明用于邏輯分析儀的主動(dòng)式探棒的第三實(shí)施例的單端輸入差動(dòng)