一種用于脈沖式雷達測試的回波脈沖延遲產(chǎn)生裝置的制造方法
【技術(shù)領(lǐng)域】
[0001 ]本發(fā)明屬于信號處理技術(shù)領(lǐng)域，更為具體地講，涉及一種用于脈沖式雷達高度或距離模擬測試過程中的回波脈沖延遲產(chǎn)生裝置。
【背景技術(shù)】
[0002]雷達是一種利用電磁波進行距離(高度)和目標特征探測及測量的設(shè)備。雷達發(fā)射的調(diào)制信號經(jīng)過目標反射面后產(chǎn)生回波，通過對接收到回波信號的時頻特征進行分析處理，從而得到目標反射面相對于發(fā)射設(shè)備的方位、距離以及相關(guān)變化速率等信息。
[0003]雷達按其功能劃分，可用于測高、預警、搜索、警戒、制導等場合;從工作體制上劃分，可分為一次雷達和二次雷達;發(fā)射信號頻率從米波一直覆蓋到毫米波;從發(fā)射信號調(diào)制類型劃分，雷達可分為連續(xù)波式和脈沖式兩大類。
[0004]對于脈沖(調(diào)制)式的雷達，其工作原理是通過測量發(fā)射脈沖與回波脈沖間的傳輸時間差，再根據(jù)電磁波空間傳播速度，計算出目標的相對距離以及目標特征等信息。脈沖式雷達相對于連續(xù)波式雷達，不僅具有更好的抗干擾性，而且在方位以及距離探測方面也具有較大的優(yōu)勢。
[0005]相對距離的計算公式為:
[0006]D = C.At/2 (I)；
[0007]其中，D為雷達與目標的相對距離，c為電磁波在空間的傳播速度，At是發(fā)射信號時刻to與接收信號時刻。的時間差，S卩Δ t = t1-t0o
[0008]對脈沖式雷達進行測試，需要對發(fā)射出的脈沖信號進行跟蹤，根據(jù)測試要求產(chǎn)生固定延遲或可變延遲的回波脈沖，將延遲后的回波脈沖連接到被測試雷達接收端，比較延遲的設(shè)定值與被測試雷達的解算值，從而判斷被測試雷達的功能及指標是否正常。
[0009]由于電磁波在空間的傳輸速度c= 299792458m/s，因此在較短的距離下，收發(fā)脈沖的延遲很小。傳統(tǒng)的測試方式大多采用固定長度的光纖延遲線、聲表延遲線等器件對發(fā)射的脈沖信號(衰減和檢波、比較和整形)進行延遲轉(zhuǎn)發(fā)，只能模擬固定距離進行延遲，測試步驟繁瑣，測試效率低，并且不能進行可變距離或方位的延遲模擬。另一種測試方式則是采用目標吊高或者實機掛飛的方式進行，這種方式雖然更為貼近脈沖式雷達真實工況，但存在測試平臺搭建不便，測試周期長，測試成本高等不足之處。因此，如何實現(xiàn)較為快捷、靈活地回波脈沖延遲模擬及控制，在脈沖式雷達內(nèi)外場各項功能及指標測試中，具有十分重要的工程應用價值。

【發(fā)明內(nèi)容】

[0010]本發(fā)明的目的在于克服現(xiàn)有脈沖式雷達測試過程中，回波脈沖延遲產(chǎn)生技術(shù)的不足，提供一種用于脈沖式雷達測試的回波脈沖延遲產(chǎn)生裝置，以進一步提高回波脈沖的延遲精度。
[0011]為實現(xiàn)上述發(fā)明目的，本發(fā)明用于脈沖式雷達測試的回波脈沖延遲產(chǎn)生裝置，基于FPGA構(gòu)建，包括:
[0012]計數(shù)延遲模塊，用于接收設(shè)定延遲值，并進行延遲計數(shù)，當計數(shù)值與設(shè)定延遲值相等后，開啟產(chǎn)生FIFO存儲器的讀使能信號；
[0013]其特征在于，還包括:
[0014]倍頻及移相模塊，其使用兩級共三個PLL(鎖相環(huán))將基準時鐘信號進行頻率倍頻和移相處理即:第一級為一個PLL，用于對基準時鐘信號進行倍頻及扇出，設(shè)置的倍頻系數(shù)為M，設(shè)置兩路扇出時鐘信號，時鐘信號頻率為MfIN，相位差為180度，其中，fIN為基準時鐘信號的頻率;第二級為兩個PLL，第一級的PLL扇出(輸出)的兩路時鐘信號分別送入第二級的兩個PLL，設(shè)置兩個PLL分別輸出N/2路時鐘信號，每個PLL輸出的每路時鐘信號依次移相360/N度，即相鄰的兩路時鐘信號相位差為360/N，這樣兩個PLL分別輸出N/2路時鐘信號組合起來，得到了 N路具有相同相位差為360/N的時鐘信號；
[0015]N個IBit位寬的FIF0(First Input First Output，先入先出)存儲單元，每一個FIFO存儲器單元的讀寫時鐘分別與倍頻及移相模塊產(chǎn)生的N路時鐘信號連接，F(xiàn)IFO存儲器的最大深度S為:
[0016]S = 2D/cTfifo= A VTfifo； (2)
[0017]其中，D為相對距離，單位為米，Tfifq是FIFO存儲單元讀寫時鐘周期即1/Mf IN，cTfifo表不電磁波在Tfifci時間內(nèi)傳輸?shù)木嚯x，△ t是相對距離D對應的延遲時間；
[0018]數(shù)據(jù)匯集模塊，有N個輸入端，并分別與N個FIFO存儲單元的輸出端連接，用于將對N個FIFO存儲器輸出的數(shù)據(jù)進行匯集，得到回波脈沖延遲輸出；
[0019]通過上位機根據(jù)需要模擬的相對距離D，設(shè)置對應的延遲時間，并發(fā)送延遲時間對應的設(shè)定延遲值到計數(shù)延遲模塊;計數(shù)延遲模塊收到設(shè)定延遲值后，首先通過異步清零控制端清空N個FIFO單元中的數(shù)據(jù)，然后等待脈沖信號輸入;其中，所述脈沖信號為:脈沖式雷達發(fā)射端輸出的大功率脈沖調(diào)制信號通過固定衰減器、檢波器后得到的發(fā)射脈沖的檢波框架信號，再將檢波框架信號通過比較器進行比較整形和電平轉(zhuǎn)換后得到的信號;所述脈沖信號分別連接到N個FIFO存儲單元的數(shù)據(jù)輸入端以及計數(shù)延遲模塊；
[0020]當?shù)谝粋€脈沖信號上升沿到來時，計數(shù)延遲模塊同時開啟N個FIFO存儲單元的寫使能控制，輸入的脈沖信號在N路時鐘信號的上升沿被寫入到相應的FIFO存儲單元中；
[0021]在開啟寫使能操作的同時，計數(shù)延遲模塊中的計數(shù)器開始工作；當計數(shù)到設(shè)定的延遲時間即計數(shù)值等于設(shè)定延遲值后，開啟N個FIFO存儲單元的讀使能和數(shù)據(jù)匯集模塊輸出使能，此時，N個FIFO存儲單元的讀寫使能、數(shù)據(jù)匯集輸出使能均全部開啟；在這種狀態(tài)下，輸入的脈沖信號在源源不斷被分別寫入到N個FIFO存儲單元的同時，也按照先入先出的原則連續(xù)地從N個FIFO存儲單元讀取出來，然后輸出到數(shù)據(jù)匯集模塊進行“或”操作，得到回波脈沖延遲輸出，該延遲輸出再經(jīng)過射頻信號源，產(chǎn)生最終的回波信號送往雷達設(shè)備的接收端，從而完成高度或距離的延遲模擬。
[0022]本發(fā)明的目的是這樣實現(xiàn)的。
[0023]本發(fā)明用于脈沖式雷達測試的回波脈沖延遲產(chǎn)生裝置，是利用了FPGA器件的高集成度，高工作頻率及并行處理能力強等特點，創(chuàng)造性的通過多路移相時鐘對脈沖信號進行高速等效插值采樣，用多路FIFO存儲單元對脈沖信號進行無間斷存儲;計數(shù)延遲模塊對存儲數(shù)據(jù)控制讀出的方式，解決了脈沖式雷達功能及指標測試過程中，對固定和可變延遲回波脈沖信號模擬的這一需求。
[0024]同時，采用多路移相時鐘和多路FIFO存儲器，利用插值計數(shù)的方法在較低時鐘頻率下實現(xiàn)了對輸入脈沖信號的高精度延遲控制輸出，滿足了后端測試設(shè)備對回波脈沖信號延遲精度的需要。若基本時鐘信號頻率為fIN，使用鎖相環(huán)進行M倍頻和N路移相，則等效采樣速度提高到MNf1N，采樣存儲脈沖數(shù)據(jù)的時間分辨率提高MN倍ο利用計數(shù)延遲模塊，根據(jù)測試需要延遲讀出存儲在FIFO中的脈沖數(shù)據(jù)。由于計數(shù)及FIFO讀寫時鐘頻率也同樣等效于麗fIN，因此延遲輸出的控制精度提高到IAlNf IN。相比較于傳統(tǒng)的脈沖信號延遲方法，本發(fā)明能夠進行脈沖信號固定延遲和可變延遲的高精度控制輸出，從而實現(xiàn)高度或距離回波信號的靈活模擬。本發(fā)明具有精度高、體積小、成本低、控制靈活，方便與其它測量儀器共同搭建測試平臺和自動測試系統(tǒng)的特點。
[0025]本發(fā)明解決了現(xiàn)有脈沖式雷達測試過程中，回波脈沖延遲產(chǎn)生技術(shù)的不足，利用現(xiàn)場可編程門陣列(FPGA)邏輯器件內(nèi)部豐富的布線資源、鎖相環(huán)(PLL)以及存儲單元，對輸入的雷達脈沖信號進行采集存儲、延遲轉(zhuǎn)發(fā)，以實現(xiàn)在內(nèi)外場測試條件下，對脈沖式雷達高度或距離回波信號的模擬，進行相關(guān)功能和指標的測試測量，滿足設(shè)備研制，生產(chǎn)，測試和日常維護保障的需要。
【附圖說明】
[0026]圖1是本發(fā)明用于脈沖式雷達測試的回波脈沖延遲產(chǎn)生裝置的具體應用示意圖；
[0027]圖2是本發(fā)明用于脈沖式雷達測試的回波脈沖延遲產(chǎn)生裝置一種【具體實施方式】原理框圖；
[0028]圖3是本發(fā)明輸入脈沖信號、回波脈沖延遲信號與多路移相時鐘信號的時序關(guān)系示意圖。
【具體實施方式】
[0029]下面結(jié)合附圖對本發(fā)明的【具體實施方式】進行描述，以便本領(lǐng)域的技術(shù)人員更好地理解本發(fā)明。需要特別提醒注意的是，在以下的描述中，當已知功能和設(shè)計的詳細描述也許會淡化本發(fā)明的主要內(nèi)容時，這些描述在這里將被忽略。
[0030]圖1是本發(fā)明用于脈沖式雷達測試的回波脈沖延遲產(chǎn)生裝置的具體應用示意圖。
[0031]在本實施例中，如圖1所示，脈沖式雷達發(fā)射端輸出的大功率脈沖調(diào)制信號通過固定衰減器衰減、檢波器檢波后得到的發(fā)射脈沖的檢波框架信號，再將檢波框架信號通過比較器進行比較整形和電平轉(zhuǎn)換后得到的脈沖信號P1N，脈沖信號P1N輸入到回波脈沖延遲產(chǎn)生裝置得到回波脈沖延遲輸出，該延遲輸出再經(jīng)過射頻信號源，產(chǎn)生最終的回波信號送往雷達設(shè)備的接收端，從而完成高度或距離的延遲模擬。
[0032]圖2是本發(fā)明用于脈沖式雷達測試的回波脈沖延遲產(chǎn)生裝置一種【具體實施方式】原理框圖。
[0033]在本實施例中，如圖2所示，輸入到FPGA的高精度外部時鐘信號即基準時鐘fIN首先進入到FPGA中的倍頻及移相模塊I的第一級PLL，第一級為一個PLL，設(shè)定該PLL工作于倍頻模式，設(shè)置倍頻系數(shù)為M倍，扇出半周期移相的兩路同頻信