一種基于dsp/fpga的無陀螺捷聯(lián)系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種導航系統(tǒng)，特別是一種基于DSP/FPGA的無陀螺捷聯(lián)系統(tǒng)。
【背景技術(shù)】
[0002]慣性導航系統(tǒng)一般可分為平臺式慣導系統(tǒng)和捷聯(lián)式慣導系統(tǒng)，區(qū)分依據(jù)是測量元件在載體上的安裝方式。在捷聯(lián)式慣性導航系統(tǒng)中，加速度計和陀螺儀直接固連于載體上，并且慣性元件的輸出量會直接被送到導航計算機中以進行實時的姿態(tài)解算。由此可見，導航計算機在捷聯(lián)式慣導系統(tǒng)起著平臺的作用。所謂的無陀螺捷聯(lián)慣導系統(tǒng)則是慣性元件只采用加速度計而不采用陀螺的捷聯(lián)慣導系統(tǒng)。
[0003]目前，捷聯(lián)式慣導系統(tǒng)的重要性日益顯著，并且得到了較快的發(fā)展，在很多方面已經(jīng)漸漸取代了平臺系統(tǒng)。其突出優(yōu)點是高可靠性、低成本、長壽命、低功率、快速反應(yīng)等，所以它特別適用于具有大角加速度、大角速度動態(tài)范圍的慣性導航系統(tǒng)。
[0004]如上所述，無陀螺捷聯(lián)慣性導航系統(tǒng)有很多優(yōu)點，但也有不足，其不足之處就是計算量比較大，因此對導航鍵計算機提出了更高的要求。然而，近些年來，隨著計算機技術(shù)的不斷發(fā)展，使得無陀螺捷聯(lián)慣性導航系統(tǒng)進入實際應(yīng)用成為了可能。有陀螺的捷聯(lián)慣導的運算本身就很復雜，而在無陀螺捷聯(lián)慣導中，需要依據(jù)載體非質(zhì)心處的比力求得載體質(zhì)心的比力和繞質(zhì)心轉(zhuǎn)動的角加速度，由此解算出載體質(zhì)心的線加速度和載體繞質(zhì)心的角速度，在有陀螺的捷聯(lián)慣導系統(tǒng)中，通過安裝在質(zhì)心處的三個加速度計和三個陀螺可以直接得到質(zhì)心處的比力和繞質(zhì)心的角速度，因此，無陀螺捷聯(lián)慣導系統(tǒng)的運算量相對于有陀螺的捷聯(lián)慣導系統(tǒng)要大得多，如果要達到慣性導航實時性的要求，需要相應(yīng)的導航計算機提高運算速度，而Intel系列處理器很明顯不能滿足慣導系統(tǒng)高實時性、高精度的要求，為使無陀螺捷聯(lián)慣導能應(yīng)用到實際工程上，需要尋求更加強大的處理器。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供了一種基于DSP/FPGA的無陀螺捷聯(lián)系統(tǒng)，解決了無陀螺捷聯(lián)慣導能應(yīng)用過程中運算速度精度不足的問題。
[0006]本發(fā)明的目的是這樣實現(xiàn)的:一種基于DSP/FPGA的無陀螺捷聯(lián)系統(tǒng)主要由上位機、FPGA處理模塊、DSP處理模塊、下載模塊、電源模塊組成，本發(fā)明采用FPGA來完成MEMS加速度信號的采集，由DSP完成相關(guān)濾波和導航解算，本發(fā)明采用的6個MEMS加速度計的型號相同，均為ADI的ADXL362，本發(fā)明中DSP主要用于導航解算，要求DSP具有較強的運算能力，選用高性能浮點微控制器TMS320C28346，本發(fā)明中FPGA的主要用途是粘合DSP與MEMS和上位機之間的通信，包括與ADXL362之間的SPI通信、與上位機之間的UART通信以及與TMS320C28346 XINTF接口的通信，并完成加速度信息的預處理，考慮到可能會采用SOPC技術(shù)以及系統(tǒng)的實現(xiàn)成本，選用了 EP3C25Q240C8芯片。
[0007]載體姿態(tài)角的解算通過求解四元數(shù)的微分方程來實現(xiàn)，由解算得到的角速度，將其轉(zhuǎn)化到地理坐標系下，利用四階龍格庫塔法求解得到四元數(shù)，進而得到載體的姿態(tài)陣，最后解算得到載體的姿態(tài)，具體步驟是:(1)給定系統(tǒng)的初值；(2)根據(jù)實驗得到MEMS加速度計數(shù)據(jù)信息，通過對加速度計比力信息的解算得到載體角速度，在對加速度計的誤差進行補償后，將解算得到的三軸角速度轉(zhuǎn)化到地理坐標系下；(3)利用四元數(shù)法，通過解算四元數(shù)的微分方程并對四元數(shù)進行歸一化，通過不斷更新四元數(shù)來達到捷聯(lián)矩陣的實時更新；
(4)根據(jù)捷聯(lián)矩陣的各個元素求出俯仰角、傾斜角和航向角，完成導航的目的。
[0008]本發(fā)明的優(yōu)點和效果:
(I)本發(fā)明利用DSP的高速處理速度克服了以CPU作為核心處理器的無陀螺捷聯(lián)慣導系統(tǒng)，通常需要很多外部設(shè)備，造成比較大的體積和重量，同時也造成資源浪費和高成本，并且處理速度比較慢的缺點，采用DSP芯片作為核心處理器設(shè)計系統(tǒng)，不僅減小了體積和重量，而且提高運算速度和精度并降低成本。
[0009](2) DSP/FPGA作為硬件平臺的無陀螺捷聯(lián)式慣導系統(tǒng)具有體積小、精度高、功耗小、速度快、成本低、可靠性高等優(yōu)點，能夠滿足系統(tǒng)對精度和實時性的要求。
【附圖說明】
[0010]圖1為系統(tǒng)總體框圖；
圖2為載體姿態(tài)解算流程圖。
【具體實施方式】
[0011]下面結(jié)合附圖舉例對本發(fā)明做更詳細地描述:
實施例1
結(jié)合圖1，圖1為系統(tǒng)總體框圖。一種基于DSP/FPGA的無陀螺捷聯(lián)系統(tǒng)主要由上位機、FPGA處理模塊、DSP處理模塊、下載模塊、電源模塊組成。本發(fā)明設(shè)計采用FPGA來完成MEMS加速度信號的采集，由DSP完成相關(guān)濾波和導航解算。本發(fā)明采用的6個MEMS加速度計的型號相同，均為ADI的ADXL362。本發(fā)明中DSP主要用于導航解算，要求DSP具有較強的運算能力，選用高性能浮點微控制器TMS320C28346。本發(fā)明中FPGA的主要用途是粘合DSP與MEMS和上位機之間的通信，包括與ADXL362之間的SPI通信、與上位機之間的UART通信以及與TMS320C28346 XINTF接口的通信，并完成加速度信息的預處理。考慮到可能會采用SOPC技術(shù)以及系統(tǒng)的實現(xiàn)成本，選用了 EP3C25Q240C8芯片。
[0012]實施例2
結(jié)合圖2，圖2為載體姿態(tài)解算流程圖。載體姿態(tài)角的解算通過求解四元數(shù)的微分方程來實現(xiàn)，由解算得到的角速度，將其轉(zhuǎn)化到地理坐標系下，利用四階龍格庫塔法求解得到四元數(shù)，進而得到載體的姿態(tài)陣，最后解算得到載體的姿態(tài)。具體步驟是:(I)給定系統(tǒng)的初值；(2)根據(jù)實驗得到MEMS加速度計數(shù)據(jù)信息，通過對加速度計比力信息的解算得到載體角速度，在對加速度計的誤差進行補償后，將解算得到的三軸角速度轉(zhuǎn)化到地理坐標系下；
(3)利用四元數(shù)法，通過解算四元數(shù)的微分方程并對四元數(shù)進行歸一化，通過不斷更新四元數(shù)來達到捷聯(lián)矩陣的實時更新；(4)根據(jù)捷聯(lián)矩陣的各個元素求出俯仰角、傾斜角和航向角，完成導航的目的。
【主權(quán)項】
1.一種基于DSP/FPGA的無陀螺捷聯(lián)系統(tǒng)，其特征在于:本發(fā)明由上位機、FPGA處理模塊、DSP處理模塊、下載模塊、電源模塊組成，所述的FPGA處理模塊完成MEMS加速度信號的采集，由DSP處理模塊完成相關(guān)濾波和導航解算，MEMS加速度計采用ADXL362，DSP選用高性能浮點微控制器TMS320C28346，F(xiàn)PGA用途是粘合DSP與MEMS和上位機之間的通信，包括與ADXL362之間的SPI通信、與上位機之間的UART通信以及與TMS320C28346 XINTF接口的通信，并完成加速度信息的預處理，芯片采用EP3C25Q240C8芯片。2.根據(jù)權(quán)利要求1所述的一種基于DSP/FPGA的無陀螺捷聯(lián)系統(tǒng)，其特征在于:載體姿態(tài)角的解算通過求解四元數(shù)的微分方程來實現(xiàn)，由解算得到的角速度，將其轉(zhuǎn)化到地理坐標系下，利用四階龍格庫塔法求解得到四元數(shù)，進而得到載體的姿態(tài)陣，最后解算得到載體的姿態(tài)； 具體步驟是:(1)給定系統(tǒng)的初值；(2)根據(jù)實驗得到MEMS加速度計數(shù)據(jù)信息，通過對加速度計比力信息的解算得到載體角速度，在對加速度計的誤差進行補償后，將解算得到的三軸角速度轉(zhuǎn)化到地理坐標系下；(3)利用四元數(shù)法，通過解算四元數(shù)的微分方程并對四元數(shù)進行歸一化，通過不斷更新四元數(shù)來達到捷聯(lián)矩陣的實時更新；(4)根據(jù)捷聯(lián)矩陣的各個元素求出俯仰角、傾斜角和航向角，完成導航的目的。
【專利摘要】<b>本發(fā)明的一種基于DSP/FPGA的無陀螺捷聯(lián)系統(tǒng)主要由上位機、FPGA處理模塊、DSP處理模塊、下載模塊、電源模塊組成，所述的FPGA處理模塊完成MEMS加速度信號的采集，由DSP處理模塊完成相關(guān)濾波和導航解算，MEMS加速度計采用ADXL362，DSP選用高性能浮點微控制器TMS320C28346。DSP/FPGA作為硬件平臺的無陀螺捷聯(lián)式慣導系統(tǒng)具有體積小、精度高、功耗小、速度快、成本低、可靠性高等優(yōu)點,能夠滿足系統(tǒng)對精度和實時性的要求。</b>
【IPC分類】G01C21/16
【公開號】CN105444761
【申請?zhí)枴緾N201410470109
【發(fā)明人】李相武, 王瑛, 李忠喜
【申請人】哈爾濱恒譽名翔科技有限公司
【公開日】2016年3月30日
【申請日】2014年9月16日