整電路調(diào)幅作為乘法型DAC的參考電壓輸入，由FPGA輸出的幅值參數(shù)控制乘法型DAC的輸出波形幅值，為了保證輸出信號通道間的隔離，在DAC調(diào)理輸出模塊的最后端，給模擬信號增加了線性光隔離和數(shù)字量的普通光隔。
[0033]6、電荷輸出模塊:
[0034]經(jīng)過線性光隔離輸出的信號進(jìn)入增益控制芯片調(diào)整增益，再用一階反向低通濾波器進(jìn)行濾波與幅值校準(zhǔn)，之后用單端轉(zhuǎn)差分電路輸出，每個輸出端口串聯(lián)一個電容，將調(diào)制好的電壓信號轉(zhuǎn)換成電荷信號輸出。
[0035]7、轉(zhuǎn)速輸出模塊:
[0036]經(jīng)過線性光隔離輸出的信號進(jìn)入增益控制芯片調(diào)整增益，再用一階反向低通濾波器進(jìn)行濾波與幅值校準(zhǔn)，之后使用運(yùn)算放大器調(diào)整放大、輸出波形。
[0037]電荷信號輸出功能的實現(xiàn)，按控制參數(shù)方式來區(qū)分，分為模擬控制和數(shù)字控制。
[0038]數(shù)字控制:FPGA需要加載的調(diào)頻、調(diào)幅、調(diào)相、內(nèi)部雙口 RAM存儲的波形樣本信息均由數(shù)字參數(shù)控制模塊提供。而數(shù)字參數(shù)控制模塊由RS485接口、STM32單片機(jī)系統(tǒng)、撥碼開關(guān)、FLASH芯片組成，撥碼開關(guān)負(fù)責(zé)RS485的地址手動設(shè)置，F(xiàn)LASH芯片負(fù)責(zé)存儲波形樣本參數(shù)，STM32單片機(jī)系統(tǒng)用來解析上位機(jī)發(fā)來的命令參數(shù)，根據(jù)控制算法計算出相應(yīng)的幅度控制、頻率設(shè)置和相位設(shè)置傳遞給FPGA，由FPGA實現(xiàn)根據(jù)DDS的配置產(chǎn)生的頻率，不斷地讀取雙口 RAM中的波形樣本數(shù)據(jù)到送給外部的DAC，再根據(jù)幅值參數(shù)調(diào)整DAC之后的波形輸出。
[0039]模擬控制:FPGA需要加載的調(diào)相信息和內(nèi)部雙口 RAM存儲的波形樣本由數(shù)字參數(shù)控制模塊預(yù)先加載好后，調(diào)頻和調(diào)幅信息由ADC采集模塊獲取。其余部分與數(shù)字控制相同。
[0040]電荷信號輸出功能的實現(xiàn)過程:
[0041 ] 首先由FPGA接收來自ADC采集模塊或數(shù)字參數(shù)控制模塊的調(diào)幅、調(diào)頻信息和單獨(dú)來自數(shù)字參數(shù)控制模塊的調(diào)相信息和內(nèi)部多個通道的雙口 RAM存儲的波形樣本。根據(jù)頻率信息配置DDS (數(shù)字頻率合成)輸出頻率，F(xiàn)PGA得到頻率時鐘信號后，使用該頻率循環(huán)讀取雙口 RAM存儲的波形樣本，波形樣本輸出經(jīng)過DAC芯片、7階巴特沃斯低通濾波器、幅度調(diào)節(jié)電路、乘法型DAC得到一個幅值頻率均可調(diào)的小信號波形，小信號經(jīng)過線性光隔隔離保護(hù)，再次進(jìn)行增益控制電路的增益調(diào)整和一階反向低通濾波電路的濾波和幅值校準(zhǔn)。
[0042]以上功能部分電荷信號輸出與轉(zhuǎn)速信號輸出是相同的，唯一的不同是小信號波形經(jīng)過一階反向濾波電路之后，電荷信號輸出是用單端轉(zhuǎn)差分電路輸出，并且每個輸出端口串聯(lián)一個電容，將調(diào)制好的電壓信號轉(zhuǎn)換成電荷信號輸出；轉(zhuǎn)速信號輸出是直接運(yùn)放調(diào)整輸出。
[0043]另外，3通道電荷信號輸出中的任意某一通道與2通道轉(zhuǎn)速信號輸出中的任意某一通道的相位關(guān)系，由FPGA內(nèi)部在同頻率時通過調(diào)整兩個刷取雙口 RAM的固定偏移地址關(guān)系得到，可以任意調(diào)整相位關(guān)系。
[0044]該設(shè)備通過標(biāo)準(zhǔn)的RS485接口來接收命令，接收到命令后，根據(jù)協(xié)議解析得到頻率參數(shù)、電荷參數(shù)、靈敏度參數(shù)控制信息，參數(shù)控制部分根據(jù)三個控制信息由控制算法分別得出硬件部分的頻率設(shè)置參數(shù)、幅度控制參數(shù)、靈敏度設(shè)置參數(shù)，再通過底層驅(qū)動部分傳遞給FPGA，由FPGA協(xié)調(diào)外圍時鐘發(fā)生模塊、ADC采集模塊、數(shù)字參數(shù)控制模塊、FPGA、DAC調(diào)理輸出模塊、電荷輸出模塊、轉(zhuǎn)速輸出模塊等七個模塊，完成電荷量、頻率的程控輸出。
[0045]由輸出硬件部分完成轉(zhuǎn)速輸出、差分電荷輸出等不同特征模擬輸出功能。程控電荷型振動傳感器仿真信號源配合串口調(diào)試助手等軟件和串口 RS232轉(zhuǎn)RS485模塊，能夠?qū)崿F(xiàn)簡單的串口控制，用戶按照串口控制協(xié)議還可以開發(fā)滿足復(fù)雜仿真條件的串口控制方式或模數(shù)混合控制方式。
[0046]利用本發(fā)明可以模擬真實振動進(jìn)行試驗和測試，還可以驗證傳感器測得數(shù)據(jù)的有效性，在控制器的研制和生產(chǎn)測試中，使用簡單、可靠、安全。
【主權(quán)項】
1.程控電荷型振動傳感器仿真信號源，其特征在于:主要由時鐘發(fā)生模塊、ADC采集模塊、數(shù)字參數(shù)控制模塊、FPGA芯片、DAC調(diào)理輸出模塊、電荷輸出模塊和轉(zhuǎn)速輸出模塊組成；其中，時鐘發(fā)生模塊向FPGA芯片提供多路時鐘源信號，數(shù)字參數(shù)控制模塊向FPGA芯片提供調(diào)相信息和波形樣本數(shù)據(jù)、并在數(shù)字信號參數(shù)控制模式下提供調(diào)頻信息和調(diào)幅信息，ADC采集模塊在模擬信號參數(shù)控制模式下向FPGA芯片提供調(diào)頻信息和調(diào)幅信息；FPGA芯片內(nèi)部設(shè)置有分別對應(yīng)于電荷輸出模塊和轉(zhuǎn)速輸出模塊的雙口 RAM，DAC調(diào)理輸出模塊從雙口 RAM中讀取所述波形樣本數(shù)據(jù)，F(xiàn)PGA芯片根據(jù)所述調(diào)頻信息和調(diào)幅信息向DAC調(diào)理模塊提供頻率參數(shù)和幅值參數(shù)，使得DAC調(diào)理輸出模塊輸出幅值頻率均可調(diào)的小信號波形至相應(yīng)的電荷輸出模塊和轉(zhuǎn)速輸出模塊，最終分別輸出電荷信號和轉(zhuǎn)速信號。2.根據(jù)權(quán)利要求1所述的程控電荷型振動傳感器仿真信號源，其特征在于=FPGA芯片與ADC采集模塊串口通信，與數(shù)字參數(shù)控制模塊并口通信。3.根據(jù)權(quán)利要求1所述的程控電荷型振動傳感器仿真信號源，其特征在于:所述數(shù)字參數(shù)控制模塊由接收命令的RS485電路、處理命令的STM32單片機(jī)、設(shè)置RS485地址的撥碼開關(guān)、存儲所述波形樣本數(shù)據(jù)的FLASH芯片組成，STM32單片機(jī)將通過RS485接收到的命令和讀取自FLASH芯片的波形樣本數(shù)據(jù)送入FPGA芯片。4.根據(jù)權(quán)利要求1所述的程控電荷型振動傳感器仿真信號源，其特征在于:所述時鐘發(fā)生模塊采用有源晶體振蕩器，經(jīng)過時鐘驅(qū)動芯片鎖相輸出成多路時鐘，并提供給三個DDS芯片參考時鐘輸入，再由FPGA芯片根據(jù)頻率需求通過SPI串行接口配置這三個DDS芯片的頻率參數(shù)得到三個輸出時鐘信號，DDS芯片輸出的時鐘經(jīng)濾波放大后再次輸入到FPGA的時鐘管腳，供FPGA內(nèi)部邏輯使用。5.根據(jù)權(quán)利要求1所述的程控電荷型振動傳感器仿真信號源，其特征在于:所述DAC調(diào)理輸出模塊包括依次連接的高速DA芯片、7階巴特沃斯低通濾波器、幅度調(diào)整電路、乘法型DAC電路以及光隔；FPGA芯片輸出波形數(shù)據(jù)到高速DAC芯片轉(zhuǎn)換成模擬量波形，該模擬量波形通過7階巴特沃斯低通濾波器濾波，再經(jīng)過幅度調(diào)整電路調(diào)幅作為乘法型DAC的參考電壓輸入，由FPGA輸出的幅值參數(shù)控制乘法型DAC的輸出波形幅值。6.根據(jù)權(quán)利要求1所述的程控電荷型振動傳感器仿真信號源，其特征在于:所述電荷輸出模塊有獨(dú)立的3路電荷信號輸出，所述轉(zhuǎn)速輸出模塊有獨(dú)立的2路轉(zhuǎn)速信號輸出。
【專利摘要】本發(fā)明提出一種程控電荷型振動傳感器仿真信號源，該設(shè)備具有體積小、功耗小、操作和維護(hù)簡便。該程控電荷型振動傳感器仿真信號源主要由時鐘發(fā)生模塊、ADC采集模塊、數(shù)字參數(shù)控制模塊、FPGA芯片、DAC調(diào)理輸出模塊、電荷輸出模塊和轉(zhuǎn)速輸出模塊組成；其中，數(shù)字參數(shù)控制模塊向FPGA芯片提供調(diào)相信息和波形樣本數(shù)據(jù)、并在數(shù)字信號參數(shù)控制模式下提供調(diào)頻信息和調(diào)幅信息，ADC采集模塊在模擬信號參數(shù)控制模式下向FPGA芯片提供調(diào)頻信息和調(diào)幅信息；FPGA芯片向DAC調(diào)理模塊提供頻率參數(shù)和幅值參數(shù)，DAC調(diào)理輸出模塊輸出小信號波形至相應(yīng)的電荷輸出模塊和轉(zhuǎn)速輸出模塊。
【IPC分類】G01H11/06
【公開號】CN105181117
【申請?zhí)枴緾N201510573860
【發(fā)明人】劉曉平, 劉振濤, 張家超, 羅衛(wèi)國, 張春新, 古明峰
【申請人】西安翔迅科技有限責(zé)任公司
【公開日】2015年12月23日
【申請日】2015年9月10日