一種用于動(dòng)力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于動(dòng)力調(diào)諧陀螺儀再平衡回路解調(diào)技術(shù)領(lǐng)域，具體涉及一種用于動(dòng)力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路。
【背景技術(shù)】
[0002]動(dòng)力調(diào)諧陀螺儀控制電路包括再平衡控制回路和交流電源電路兩部分。再平衡回路中轉(zhuǎn)子位置信息為交流信號(hào)，需要經(jīng)過(guò)解調(diào)電路轉(zhuǎn)換為直流信號(hào)，目前，常用的解調(diào)電路一般采用模擬乘法器或者開關(guān)電路完成。解調(diào)后得到的是模擬電壓。此種解調(diào)電路的輸出為模擬電壓量，且線路復(fù)雜、尺寸較大。
[0003]因此，亟需研制一種用于動(dòng)力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路，通過(guò)FPGA芯片控制高速AD芯片進(jìn)行精確實(shí)時(shí)采樣，不附加任何其他解調(diào)電路，從而實(shí)現(xiàn)解調(diào)并解調(diào)后得到的是數(shù)字量，線路簡(jiǎn)單且尺寸較小的技術(shù)要求。

【發(fā)明內(nèi)容】

[0004]本發(fā)明要解決的技術(shù)問(wèn)題是提供一種。
[0005]為了實(shí)現(xiàn)這一目的，本發(fā)明采取的技術(shù)方案是:
[0006]一種用于動(dòng)力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路，由時(shí)鐘源、FPGA芯片、DDS芯片和高速AD采樣芯片組成；時(shí)鐘源為整個(gè)系統(tǒng)的基準(zhǔn)時(shí)鐘，其他時(shí)鐘皆為該時(shí)鐘經(jīng)過(guò)變換得到；在FPGA芯片中設(shè)計(jì)實(shí)現(xiàn)以下單元:PLL鎖相環(huán)倍頻單元、AD采樣時(shí)鐘產(chǎn)生單元、相位調(diào)整單元、AD采樣控制單元、DDS芯片時(shí)鐘產(chǎn)生單元和DDS芯片控制單元；時(shí)鐘源通過(guò)FPGA芯片內(nèi)部的PLL鎖相環(huán)倍頻單元進(jìn)行四倍頻，倍頻后得到的時(shí)鐘作為FPGA的主時(shí)鐘Fm，F(xiàn)PGA內(nèi)部的時(shí)序邏輯都運(yùn)行在該時(shí)鐘下；
[0007]主時(shí)鐘Fm經(jīng)過(guò)DDS芯片時(shí)鐘產(chǎn)生單元進(jìn)行一次分頻得到DDS芯片的工作時(shí)鐘Fdds ；DDS芯片控制單元按照控制流程將控制字寫入DDS芯片，控制DDS芯片的工作時(shí)鐘Fdds在DDS芯片內(nèi)部進(jìn)行二次分頻，得到時(shí)鐘Fjiei，在DDS芯片內(nèi)部產(chǎn)生頻率為Fjiei的正弦波激磁信號(hào)，該正弦波激磁信號(hào)在外部經(jīng)過(guò)功率放大進(jìn)入動(dòng)力調(diào)諧陀螺儀傳感器線圈；當(dāng)陀螺轉(zhuǎn)子位置相對(duì)殼體發(fā)生變化時(shí)，傳感器線圈輸出含有轉(zhuǎn)子位置信息的正弦波載波信號(hào)；載波信號(hào)頻率為^icd ;主時(shí)鐘F111經(jīng)過(guò)AD采樣時(shí)鐘產(chǎn)生單元進(jìn)行分頻，得到頻率同樣為F^i的矩形波脈沖選通信號(hào)，該信號(hào)選通高速AD采樣芯片進(jìn)行實(shí)時(shí)采樣，采樣頻率與激磁頻率相同且相位差恒定；
[0008]通過(guò)FPGA中的相位調(diào)整單元，對(duì)頻率為Fjiei的矩形波脈沖選通信號(hào)進(jìn)行精確延時(shí)，控制采樣時(shí)刻位于傳感器正弦波輸出信號(hào)的波峰位置；通過(guò)AD采樣控制單元讀取轉(zhuǎn)換后的數(shù)字量，該數(shù)字量即為解調(diào)后的直流信號(hào)。
[0009]進(jìn)一步的，如上所述的一種用于動(dòng)力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路，其中，時(shí)鐘源采用有源晶體振蕩器，時(shí)鐘頻率為10?30MHz。
[0010]本發(fā)明可以通過(guò)DDS (直接數(shù)字合成)芯片產(chǎn)生正弦波激磁信號(hào)，與之同頻的陀螺儀傳感器輸出信號(hào)經(jīng)過(guò)同高速AD采樣芯片精確實(shí)時(shí)采樣，可以得到解調(diào)后的含有轉(zhuǎn)子位置信息的數(shù)字量，實(shí)現(xiàn)數(shù)字式解調(diào)且線路簡(jiǎn)單可靠、尺寸小。
【附圖說(shuō)明】
[0011]圖1是解調(diào)電路工作原理框圖；
[0012]圖2是信號(hào)采樣時(shí)刻與傳感器輸出波形相位關(guān)系圖。
[0013]圖中:1-時(shí)鐘源,2-PLL鎖相環(huán)倍頻單元,3-AD采樣時(shí)鐘產(chǎn)生單元,4-相位調(diào)整單元，5-AD采樣控制單元，6-DDS芯片時(shí)鐘產(chǎn)生單元，7-DDS芯片控制單元，8-高速AD采樣芯片，9-DDS芯片，10-傳感器線圈。
【具體實(shí)施方式】
[0014]下面結(jié)合附圖對(duì)本發(fā)明技術(shù)方案進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。
[0015]如圖1所示，本發(fā)明一種用于動(dòng)力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路，由時(shí)鐘源、FPGA芯片、DDS芯片和高速AD采樣芯片組成；時(shí)鐘源為整個(gè)系統(tǒng)的基準(zhǔn)時(shí)鐘，其他時(shí)鐘皆為該時(shí)鐘經(jīng)過(guò)變換得到；為了避免不必要的電磁兼容性問(wèn)題，時(shí)鐘源采用有源晶體振蕩器，時(shí)鐘頻率選擇在10MHz-30MHz之間在FPGA芯片中設(shè)計(jì)實(shí)現(xiàn)以下單元:PLL鎖相環(huán)倍頻單元、AD采樣時(shí)鐘產(chǎn)生單元、相位調(diào)整單元、AD采樣控制單元、DDS芯片時(shí)鐘產(chǎn)生單元和DDS芯片控制單元；時(shí)鐘源通過(guò)FPGA芯片內(nèi)部的PLL鎖相環(huán)倍頻單元進(jìn)行四倍頻，倍頻后得到的時(shí)鐘作為FPGA的主時(shí)鐘Fm，F(xiàn)PGA內(nèi)部的時(shí)序邏輯都運(yùn)行在該時(shí)鐘下；
[0016]主時(shí)鐘Fm經(jīng)過(guò)DDS芯片時(shí)鐘產(chǎn)生單元進(jìn)行一次分頻得到DDS芯片的工作時(shí)鐘Fdds ；DDS芯片控制單元按照控制流程將控制字寫入DDS芯片，控制DDS芯片的工作時(shí)鐘Fdds在DDS芯片內(nèi)部進(jìn)行二次分頻，得到時(shí)鐘Fjiei，在DDS芯片內(nèi)部產(chǎn)生頻率為Fjiei的正弦波激磁信號(hào)，該正弦波激磁信號(hào)在外部經(jīng)過(guò)功率放大進(jìn)入動(dòng)力調(diào)諧陀螺儀傳感器線圈；當(dāng)陀螺轉(zhuǎn)子位置相對(duì)殼體發(fā)生變化時(shí)，傳感器線圈輸出含有轉(zhuǎn)子位置信息的正弦波載波信號(hào)；載波信號(hào)頻率為^icd ;主時(shí)鐘F111經(jīng)過(guò)AD采樣時(shí)鐘產(chǎn)生單元進(jìn)行分頻，得到頻率同樣為F^i的矩形波脈沖選通信號(hào)，該信號(hào)選通高速AD采樣芯片進(jìn)行實(shí)時(shí)采樣，采樣頻率與激磁頻率相同且相位差恒定；
[0017]通過(guò)FPGA中的相位調(diào)整單元，對(duì)頻率為Fjiei的矩形波脈沖選通信號(hào)進(jìn)行精確延時(shí)，控制采樣時(shí)刻位于傳感器正弦波輸出信號(hào)的波峰位置，如圖2所示；通過(guò)AD采樣控制單元讀取轉(zhuǎn)換后的數(shù)字量，該數(shù)字量即為解調(diào)后的直流信號(hào)。
【主權(quán)項(xiàng)】
1.一種用于動(dòng)力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路，其特征在于，由時(shí)鐘源、FPGA芯片、DDS芯片和高速AD采樣芯片組成； 時(shí)鐘源為整個(gè)系統(tǒng)的基準(zhǔn)時(shí)鐘，其他時(shí)鐘皆為該時(shí)鐘經(jīng)過(guò)變換得到； 在FPGA芯片中設(shè)計(jì)實(shí)現(xiàn)以下單元:PLL鎖相環(huán)倍頻單元、AD采樣時(shí)鐘產(chǎn)生單元、相位調(diào)整單元、AD采樣控制單元、DDS芯片時(shí)鐘產(chǎn)生單元和DDS芯片控制單元； 時(shí)鐘源通過(guò)FPGA芯片內(nèi)部的PLL鎖相環(huán)倍頻單元進(jìn)行四倍頻，倍頻后得到的時(shí)鐘作為FPGA的主時(shí)鐘Fm，F(xiàn)PGA內(nèi)部的時(shí)序邏輯都運(yùn)行在該時(shí)鐘下； 主時(shí)鐘Fm經(jīng)過(guò)DDS芯片時(shí)鐘產(chǎn)生單元進(jìn)行一次分頻得到DDS芯片的工作時(shí)鐘Fdds ；DDS芯片控制單元按照控制流程將控制字寫入DDS芯片，控制DDS芯片的工作時(shí)鐘Fdds在DDS芯片內(nèi)部進(jìn)行二次分頻，得到時(shí)鐘Fjiei，在DDS芯片內(nèi)部產(chǎn)生頻率為Fjiei的正弦波激磁信號(hào)，該正弦波激磁信號(hào)在外部經(jīng)過(guò)功率放大進(jìn)入動(dòng)力調(diào)諧陀螺儀傳感器線圈；當(dāng)陀螺轉(zhuǎn)子位置相對(duì)殼體發(fā)生變化時(shí)，傳感器線圈輸出含有轉(zhuǎn)子位置信息的正弦波載波信號(hào)；載波信號(hào)頻率為Fjicd ； 主時(shí)鐘Fm經(jīng)過(guò)AD采樣時(shí)鐘產(chǎn)生單元進(jìn)行分頻，得到頻率同樣為Fjicd的矩形波脈沖選通信號(hào)，該信號(hào)選通高速AD采樣芯片進(jìn)行實(shí)時(shí)采樣，采樣頻率與激磁頻率相同且相位差恒定; 通過(guò)FPGA中的相位調(diào)整單元，對(duì)頻率為Fjiei的矩形波脈沖選通信號(hào)進(jìn)行精確延時(shí)，控制采樣時(shí)刻位于傳感器正弦波輸出信號(hào)的波峰位置； 通過(guò)AD采樣控制單元讀取轉(zhuǎn)換后的數(shù)字量，該數(shù)字量即為解調(diào)后的直流信號(hào)。2.如權(quán)利要求1所述的一種用于動(dòng)力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路，其特征在于，時(shí)鐘源采用有源晶體振蕩器，時(shí)鐘頻率為10?30MHz。
【專利摘要】本發(fā)明屬于動(dòng)力調(diào)諧陀螺儀再平衡回路解調(diào)技術(shù)領(lǐng)域，具體涉及一種用于動(dòng)力調(diào)諧陀螺儀再平衡回路的數(shù)字式解調(diào)電路，由時(shí)鐘源、FPGA芯片、DDS芯片和高速AD采樣芯片組成；在FPGA芯片中設(shè)計(jì)實(shí)現(xiàn)以下單元：PLL鎖相環(huán)倍頻單元、AD采樣時(shí)鐘產(chǎn)生單元、相位調(diào)整單元、AD采樣控制單元、DDS芯片時(shí)鐘產(chǎn)生單元和DDS芯片控制單元；當(dāng)陀螺轉(zhuǎn)子位置相對(duì)殼體發(fā)生變化時(shí)，傳感器線圈輸出含有轉(zhuǎn)子位置信息的正弦波載波信號(hào)；主時(shí)鐘Fm經(jīng)過(guò)AD采樣時(shí)鐘產(chǎn)生單元進(jìn)行分頻，得到頻率同樣為Fjici的矩形波脈沖選通信號(hào)，該信號(hào)選通高速AD采樣芯片進(jìn)行實(shí)時(shí)采樣，采樣頻率與激磁頻率相同且相位差恒定；通過(guò)AD采樣控制單元讀取轉(zhuǎn)換后的數(shù)字量，該數(shù)字量即為解調(diào)后的直流信號(hào)。
【IPC分類】G01C19/02
【公開號(hào)】CN104976994
【申請(qǐng)?zhí)枴緾N201410129529
【發(fā)明人】李海濱, 楊麗, 王海軍, 韋宇聰, 劉軍文, 湯繼兵
【申請(qǐng)人】北京自動(dòng)化控制設(shè)備研究所
【公開日】2015年10月14日
【申請(qǐng)日】2014年4月2日