專利名稱：半導體集成電路和測試方法
技術領域：
本發(fā)明涉及半導體集成電路和測試方法。具體而言，本發(fā)明涉及用于 經(jīng)由輸入/輸出單元來對路徑執(zhí)行高速測試的半導體集成電路和測試方法。
背景技術：
圖1是示出一種已知的半導體集成電路的一個示例的主要部分的圖，如圖1中所示，LSI (大規(guī)模集成)電路1具有邊界掃描鏈2、系統(tǒng)電路3-l到3-4、輸入/輸出(10)單元4和IO片(10 pad) 5。邊界掃描鏈2具有 觸發(fā)器(FF1-FF5) 6-1到6-5，它們構成用于實現(xiàn)邊界掃描測試功能的寄 存器(或者邊界掃描寄存器)。掃描測試時鐘STCLK被輸入到觸發(fā)器6-1 到6-5的時鐘輸入端，并且路徑控制信號PCNT被從觸發(fā)器6-5經(jīng)由系統(tǒng) 電路3-4輸入到10單元4的控制端。在IO片5和地之間連接外部負載 (未示出)。在傳播延遲測試(或者轉變延遲測試)中，高速掃描測試時鐘 STCLK、即短持續(xù)時間掃描測試時鐘STCLK被輸入來檢測在觸發(fā)器6-1 到6-5的數(shù)據(jù)路徑中的傳播延遲故障。掃描測試時鐘STCLK具有例如大 約100 MHz的頻率。在這樣的傳播延遲測試期間捕獲的路徑包括例如系統(tǒng) 電路3-l到3-3和10單元4。圖2是示出己知10單元及其外圍結構的圖。如圖2中所示，當包括 10單元4的路徑500被進行傳播延遲測試時，外部負載8，即測試設備的 負載(容量)，在LSI電路1的測試期間的影響表現(xiàn)為路徑延遲和信號反 射，如黑色箭頭所示，因為IO單元4沿著路徑500存在。因為在LSI電路 1的正常操作期間測試設備的負載大于外部負載8，因此在所述測試期間 在包括10單元4的路徑500中的延遲的時間量也大于在正常操作期間在 路徑500中的延遲的時間量。因此，所述延遲成為減低傳播延遲測試的工
作頻率的因素。在圖2中，在傳播延遲測試期間捕獲的路徑500包括系統(tǒng) 電路3-2和3-3，并且觸發(fā)器6-3作為路徑500的開始點，觸發(fā)器6-4作為 路徑500的結束點。例如，日本未審查專利申請第8-62298號公開了一種半導體集成電 路，其具有選擇器，所述選擇器將高速接口的輸入數(shù)據(jù)環(huán)回到輸出部分。 日本未審查專利申請公開第10-26654號公開了一種技術，其中，與另一個 輸入端的狀態(tài)和內部電路的邏輯獨立地測試具有輸入功能的終端的輸入特 性。但是，已知的半導體集成電路具有問題難于不受到外部負載的影響 而執(zhí)行傳播延遲測試。發(fā)明內容因此，本發(fā)明的一個目的是提供一種半導體集成電路和測試方法，其 允許不受到外部負載的影響而執(zhí)行傳播延遲測試。為了克服如上所述的問題，本發(fā)明提供了一種半導體集成電路。所述半導體集成電路包括輸入/輸出單元，其被包括于在傳播延遲測試期間捕 獲的路徑中，并且具有在輸出總線上的輸出級緩沖器；終端，其連接到輸 入/輸出單元的輸出總線和輸入總線，并且能夠連接到外部負載或者測試設 備。輸入/輸出單元具有切換裝置，其在第一路徑和第二路徑之間切換，所 述第一路徑在輸出級緩沖器的輸出側環(huán)回，所述第二路徑在輸出級緩沖器 的輸入側環(huán)回。在正常操作期間選擇第一路徑，在傳播延遲測試期間選擇 第二路徑。為了克服如上所述的問題，本發(fā)明提供了一種半導體集成電路的測試 方法，所述半導體集成電路包括輸入/輸出單元，其被包括于在傳播延遲 測試期間捕獲的路徑中，并且具有在輸出總線上的輸出級緩沖器；終端， 其連接到輸入/輸出單元的輸出總線和輸入總線，并且能夠連接到外部負載 或者測試設備。輸入/輸出單元中的切換裝置被控制使得在正常操作期間選 擇第一路徑，并且在傳播延遲測試期間選擇第二路徑，所述第一路徑在輸 出級緩沖器的輸出側環(huán)回，所述第二路徑在輸出級緩沖器的輸入側環(huán)回。


圖1是示出一種已知的半導體集成電路的一個示例的主要部分的圖； 圖2是示出已知的IO單元及其外圍結構的圖；圖3是示出按照本發(fā)明的第一實施例的半導體集成電路的主要部分的圖；圖4是示出10單元的另一個配置的圖； 圖5是示出IO單元的另一個配置的圖； 圖6是示出IO單元的另 一個配置的圖；圖7是示出按照本發(fā)明的第二實施例的半導體集成電路的主要部分的 圖；以及圖8是示出按照本發(fā)明的第三實施例的半導體集成電路的主要部分的圖。
具體實施方式
在半導體集成電路中，輸入/輸出(10)單元具有切換裝置，其能夠在 第一路徑和第二路徑之間切換，所述第一路徑在輸出級緩沖器的輸出側環(huán) 回，所述第二路徑在輸出級緩沖器的輸入側環(huán)回。在正常操作期間，選擇 在輸出級緩沖器的輸出側環(huán)回的第一路徑，在傳播延遲測試期間，選擇在 輸出級緩沖器的輸入側環(huán)回的第二路徑。使用這種布置，可以不受到外部負載的影響而進行傳播延遲測試。而 且，有可能抑制外部負載的影響呈現(xiàn)為包括輸入/輸出單元的路徑中的路徑 延遲和信號反射，并且也可能抑制對于測試速度的影響，該影響產(chǎn)生自所 連接的測試設備的負載(容量)。下面參考圖3 圖8來描述按照本發(fā)明的實施例的半導體集成電路和 測試方法。圖3是示出按照本發(fā)明的第一實施例的半導體集成電路的主要部分的 圖。在圖3中，通過相同的附圖標號來表示與在圖1和圖2中的那些相同 的部分，并且下面不給出其說明。在半導體器件的單個襯底上提供LSI電 路11。從LSI電路11的內部或者外部向控制片(control pad)(或者控制
端18)輸入用于指示傳播延遲測試的測試信號TST。10單元14具有到10片5的輸出總線和自10片5的輸入總線。輸出 總線具有在輸入級中包括的前置緩沖器21和在輸出級中包括的最終緩沖 器22。輸入總線具有在輸入級中包括的前置緩沖器23和在輸出級中包括 的最終緩沖器24。緩沖器22通過從觸發(fā)器(FF5) 6-5輸出的總線控制信 號BCTL被控制。連接緩沖器21和22的在輸出總線上的節(jié)點和連接緩沖 器23和24的在輸入總線上的節(jié)點經(jīng)由切換部分SW1連接。在輸入總線 上，緩沖器23和連接切換部分SW1和輸入總線的節(jié)點經(jīng)由切換部分SW2 連接。通過經(jīng)由反相器25從控制片18提供的測試信號TST (反相測試信 號/TST)，切換部分SW1的通/斷(打開湖合)狀態(tài)被控制。通過從控制 片18提供的測試信號TST，切換部分SW2的通/斷狀態(tài)被控制。切換部分 SW1和SW2和反相器25構成切換裝置。在LSI電路11的正常操作期間，響應于測試信號TST，切換部分 SW1被控制為關斷，切換部分SW2被控制為接通。另一方面，在LSI電 路11的傳播延遲測試期間，響應于測試信號TST，切換部分SW1被控制 為接通，切換部分SW2被關斷。利用這種布置，當包括10單元14的路 徑100要被進行傳播延遲測試時，在LSI電路11的測試期間的外部負載 8、即測試設備的負載(容量)的影響不會呈現(xiàn)為路徑延遲和信號反射， 如黑色箭頭所示，雖然IO單元14沿著路徑IOO而存在。測試設備的負載 大于在LSI電路11的正常操作期間施加的外部負載8。但是，在測試期間 包括10單元14的路徑100的延遲與在正常操作期間路徑100的延遲基本 上相同，因此不成為降低傳播延遲測試的工作頻率的因素。在圖3中，在 傳播延遲測試期間捕獲的路徑100包括系統(tǒng)電路3-2和3-3和10單元14， 并且觸發(fā)器6-3用作路徑100的開始點，觸發(fā)器6-4用作路徑100的結束 點。如上所述，10單元14具有能夠在如下兩個路徑之間切換的配置在 輸出級緩沖器22的輸入側環(huán)回的、經(jīng)過切換部分SW1的路徑，和在輸出 級緩沖器22的輸出側環(huán)回的、經(jīng)過切換部分SW2的路徑。在正常操作期 間，選擇在輸出級緩沖器22的輸出側環(huán)回的路徑，并且在傳播延遲測試
期間，選擇在輸出級緩沖器22的輸入側環(huán)回的路徑。因此，可以不受到外部負載8的影響而執(zhí)行傳播延遲測試。而且，有可能抑制外部負載8的 影響呈現(xiàn)為在包括10單元14的路徑100中的路徑延遲和信號反射，并且 也可能抑制對于測試速度的影響，該影響產(chǎn)生自所連接的測試設備的負載 (容量)。本發(fā)明可以實現(xiàn)使得可以不受到外部負載的影響而執(zhí)行傳播延遲測試 的半導體集成電路和測試方法。圖4是示出IO單元14的另一個配置的圖。在圖4中，切換部分SW1 包括晶體管31，切換部分SW2包括晶體管32。晶體管31和32和反相器 25構成切換裝置。圖5是示出IO單元14的另一個配置的圖。在圖5中，通過選擇器41 來實現(xiàn)切換部分SW1和SW2和反相器25的功能。緩沖器21的輸出和緩 沖器23的輸出被輸入到選擇器41的輸入端。從控制片18提供的測試信號 TST被輸入到選擇器41的選擇端。在LSI電路11的正常操作期間，響應 于測試信號TST，選擇器41被控制以便選擇和輸出緩沖器21的輸出。另 一方面，在LSI電路11的傳播延遲測試期間，響應于測試信號TST，選 擇器41被控制以便選擇和輸出緩沖器23的輸出。選擇器用41用作切換裝 置。圖6是10單元14的另一個配置。在圖6中，通過晶體管51以及或 (OR)電路52來實現(xiàn)切換部分SW1和SW2與反相器25的功能，并且不 提供緩沖器23。在緩沖器21的輸入和緩沖器24的輸入之間提供了晶體管 51，并且通過測試信號TST來控制晶體管51的通/斷狀態(tài)。緩沖器22的 輸出被輸入到或電路52的輸入端之一，并且測試信號TST被輸入到或電 路52的另一個輸入端。在LSI電路11的正常操作期間，響應于測試信號 TST，晶體管51被控制為關斷，并且緩沖器22的輸出被從或電路52輸 出。另一方面，在LSI電路11的傳播延遲測試期間，響應于測試信號 TST，晶體管51被控制為導通，并且測試緩沖器22的輸出不從或電路52 輸出。晶體管51以及或電路52構成切換裝置。
圖7是示出按照本發(fā)明的第二實施例的半導體集成電路的主要部分的圖。在圖7中，以相同的附圖標號來表示與在圖3中的那些相同的部分， 并且下面不給出其說明。在圖7中，LSI電路IIA被提供了專用于傳播延 遲測試的控制片(或者測試端)18，并且測試信號TST被從控制片18輸 入到IO單元14A。按照第二實施例的半導體集成電路是允許不受外部負載的影響而執(zhí)行 傳播延遲測試的半導體集成電路。圖8是示出按照本發(fā)明的第三實施例的半導體集成電路的主要部分的 圖。在圖8中，以相同的附圖標號來表示與在圖3中的那些相同的部分， 并且下面不給出其說明。在圖8中，測試信號TST由在LSI電路IIB中提 供的部分產(chǎn)生，并且被輸入到10單元14B。具體地，測試信號TST被 JTAG TAPC (聯(lián)合測試行動組-測試訪問端口控制器，Joint Test Action Group - Test Access Port Controller) 61產(chǎn)生，所述JTAG TAPC 61被提供 在LSI電路11B中，并且符合IEEE std 1149.1標準測試訪問端口和邊界掃 描架構。JTAG TAPC 61控制用于實現(xiàn)邊界掃描測試功能的寄存器，即包 括觸發(fā)器6-3到6-5的邊界掃描寄存器。JTAG TAPC 61根據(jù)從LSI電路 IIB的片(或者端子)19-1到19-4輸入的信號TCK、 TRST、 TDI禾Q TMS 來產(chǎn)生測試信號TST。對于JTAG TAPC 61，準備5個信號TCK、 TMS、 TDI、 TDO和TRST來設置用于寄存器的數(shù)據(jù)，并且控制JTAG TAPC 61。上述的信號TCK、 TRST、 TDI和TMS是所述5個信號中的四個信 號，并且上述的測試信號TST對應于輸出信號TDO。信號TCK是用于連 接系統(tǒng)電路(或者設備)的串行數(shù)據(jù)總線的系統(tǒng)時鐘(測試時鐘輸入)， 并且測試操作和LSI電路11B的正常操作與述系統(tǒng)時鐘TCK同步地執(zhí) 行。信號TMS是用于控制測試邏輯的輸入信號(測試模式選擇輸入)。 信號TDI是用于測試邏輯的指令和數(shù)據(jù)的串行輸入信號(測試數(shù)據(jù)輸 入)。信號TDO是用于來自測試邏輯的數(shù)據(jù)的串行輸出信號(測試數(shù)據(jù) 輸出)。信號TRST是用于執(zhí)行JTAG TAPC 61的異步復位的輸入信號， 并且是可選用的。本發(fā)明涵蓋了如下所述的發(fā)明的范圍。
按照第三實施例的半導體集成電路，其允許不受外部負載的影響而執(zhí) 行半導體集成電路。雖然已經(jīng)結合特定的實施例而說明了本發(fā)明，但是不言而喻，本發(fā)明 不限于此，可以在不脫離本發(fā)明的精神和范圍的情況下進行各種修改和改 進。
權利要求
1.一種半導體集成電路，包括輸入/輸出單元，所述輸入/輸出單元被包括于在傳播延遲測試期間捕獲的路徑中，并且具有在輸出總線上的輸出級緩沖器；和終端，所述終端耦合到所述輸入/輸出單元的輸出總線和輸入總線，并且能夠連接到外部負載或者測試設備，其中，所述輸入/輸出單元具有切換裝置，所述切換裝置在第一路徑和第二路徑之間切換，所述第一路徑在所述輸出級緩沖器的輸出側環(huán)回，所述第二路徑在所述輸出級緩沖器的輸入側環(huán)回，并且所述第一路徑在正常操作期間被選擇，所述第二路徑在所述傳播延遲測試期間被選擇。
2. 根據(jù)權利要求1的半導體集成電路，其中，所述切換裝置響應于從所述半導體集成電路內部或者外部輸入 的測試信號而在所述第一路徑和所述第二路徑之間切換。
3. 根據(jù)權利要求1的半導體集成電路，還包括 包括多個觸發(fā)器的邊界掃描鏈，其中，在傳播延遲測試期間捕獲的所述路徑的開始點和結束點包括在 所述邊界掃描鏈中的任意兩個不同的觸發(fā)器。
4. 根據(jù)權利要求2的半導體集成電路，還包括包括多個觸發(fā)器的邊界掃描鏈，其中，在傳播延遲測試期間捕獲的所述路徑的開始點和結束點包括在 所述邊界掃描鏈中的任意兩個不同的觸發(fā)器。
5. 根據(jù)權利要求3的半導體集成電路，其中，所述輸入/輸出單元包括在所述輸出總線上提供的輸入級緩沖器 和所述輸出級緩沖器，以及在所述輸入總線上提供的輸入級緩沖器和輸出 級緩沖器，并且其中，所述第一路徑包括在所述輸出總線上提供的所述輸入級緩沖器 和所述輸出級緩沖器，以及在所述輸入總線上提供的所述輸入級緩沖器和 所述輸出級緩沖器，并且所述第二路徑僅包括在所述輸出總線上的所述輸入級緩沖器和在所述 輸入總線上的所述輸出級緩沖器。
6. 根據(jù)權利要求3的半導體集成電路，其中，所述輸入/輸出單元包括在所述輸出總線上提供的輸入級緩沖器和所述輸出級緩沖器；以及 在所述輸入總線上提供的輸出級緩沖器，并且其中，所述第一路徑包括在所述輸出總線上提供的所述輸入級緩沖器 和所述輸出級緩沖器，以及在所述輸入總線上的所述輸出級緩沖器，并且所述第二路徑僅包括在所述輸出總線上的所述輸入級緩沖器和在所述 輸入總線上的所述輸出級緩沖器。
7. 根據(jù)權利要求5的半導體集成電路，其中，通過在所述邊界掃描鏈中的任一個觸發(fā)器來控制在所述輸出總 線上的所述輸出級緩沖器。
8. 根據(jù)權利要求6的半導體集成電路，其中，在所述輸出總線上的所述輸出級緩沖器通過在所述邊界掃描鏈 中的任一個觸發(fā)器的輸出而被控制。
9. 根據(jù)權利要求2的半導體集成電路，還包括測試訪問端口控制器，所述測試訪問端口控制器產(chǎn)生測試信號，并且符合IEEE std 1149.1標準測試訪問端口和邊界掃描架構。
10. —種半導體集成電路的測試方法，所述半導體集成電路包括輸入/輸出單元，所述輸入/輸出單元被包括于在傳播延遲測試期間捕獲的路徑中，并且具有在輸出總線上的輸出級緩沖器；終端，所述終端連接到所 述輸入/輸出單元的所述輸出總線和輸入總線，并且能夠連接到外部負載或 者測試設備；以及切換裝置，其中，所述輸入/輸出單元中的所述切換裝置 被控制使得在正常操作期間第一路徑被選擇，并且在傳播延遲測試期間第 二路徑被選擇，所述第一路徑在所述輸出級緩沖器的輸出側環(huán)回，所述第 二路徑在所述輸出級緩沖器的輸入側環(huán)回。
11. 根據(jù)權利要求10的測試方法，其中，測試信號從所述半導體集成電路的內部或者外部被輸入，以使得在所述傳播延遲測試期間，所述第 二路徑被選擇。
12. 根據(jù)權利要求10的半導體集成電路，其中，所述半導體集成電 路包括邊界掃描鏈，所述邊界掃描鏈包括多個觸發(fā)器，并且在所述傳播延遲測試期間捕獲的路徑的開始點和結束點包括在所述邊 界掃描鏈中的任意兩個不同的觸發(fā)器。
13. 根據(jù)權利要求11的測試方法，其中，所述半導體集成電路包括 邊界掃描鏈，所述邊界掃描鏈包括多個觸發(fā)器，并且在所述傳播延遲測試期間捕獲的路徑的開始點和結束點包括在所述邊 界掃描鏈中的任意兩個不同的觸發(fā)器。
14. 根據(jù)權利要求11的測試方法，其中，所述測試信號是通過測試訪問端口控制器產(chǎn)生的，所述測試訪問端口控制器被提供在所述半導體集成電路中，并且符合IEEE std 1149.1標準測試訪問端口和邊界掃描架構。
全文摘要
提供了一種半導體集成電路和測試方法。半導體集成電路包括輸入/輸出單元，其被包括于在傳播延遲測試期間捕獲的路徑中，并且具有在輸出總線上的輸出級緩沖器；終端，其連接到輸入/輸出單元的輸出總線和輸入總線。外部負載或者測試設備能夠連接到終端。輸入/輸出單元具有切換裝置，其在第一路徑和第二路徑之間切換，第一路徑在輸出級緩沖器的輸出側環(huán)回，第二路徑在輸出級緩沖器的輸入側環(huán)回。在正常操作期間選擇第一路徑，在傳播延遲測試期間選擇第二路徑。
文檔編號G01R31/28GK101158707SQ20071016280
公開日2008年4月9日 申請日期2007年10月8日 優(yōu)先權日2006年10月4日
發(fā)明者大槻浩一, 武井一弘 申請人:富士通株式會社