一體式晶體掩膜的制作方法
【技術(shù)領(lǐng)域】
[0001 ]本實用新型屬于掩膜技術(shù)領(lǐng)域，具體涉及一種一體式晶體掩膜。
【背景技術(shù)】
[0002]石英晶體振蕩器芯片三維結(jié)構(gòu)加工成形后，需要對其芯片結(jié)構(gòu)進行電極鍍膜工藝，特別是側(cè)面電極鍍膜工藝的精度，會直接影響到晶體振蕩器的性能。晶體振蕩器芯片的三維結(jié)構(gòu)電極成形工藝通常采用金屬掩膜遮蔽電子束蒸鍍的方式實現(xiàn)，但是本實用新型的發(fā)明人經(jīng)過研究發(fā)現(xiàn)，由于受限金屬掩膜加工尺寸的精度(約為幾十個微米)影響，因而電極圖形的制作精度不高，且容易造成電極短路或者電極不對稱，進而導致晶體振蕩器的相關(guān)參數(shù)偏低，不合格率上升。
【實用新型內(nèi)容】
[0003]針對現(xiàn)有技術(shù)存在的由于受限金屬掩膜加工尺寸的精度影響，因而電極圖形的制作精度不高，且容易造成電極短路或者電極不對稱，進而導致晶體振蕩器的相關(guān)參數(shù)偏低，不合格率上升的技術(shù)問題，本實用新型提供一種新的采用晶體掩膜方式的一體式晶體掩膜。
[0004]為了實現(xiàn)上述目的，本實用新型采用如下技術(shù)方案：
[0005]—種一體式晶體掩膜，包括位于基片上的石英晶體振蕩器芯片結(jié)構(gòu)，以及與所述石英晶體振蕩器芯片結(jié)構(gòu)同基片，且與所述石英晶體振蕩器芯片結(jié)構(gòu)同時制作成形的晶體掩膜。
[0006]進一步，所述基片上還設(shè)有用于與其他配套夾具進行對準定位的對準定位孔。
[0007]進一步，所述晶體掩膜和石英晶體振蕩器芯片結(jié)構(gòu)通過腐蝕工藝同時制作成形。
[0008]進一步，所述一體式晶體掩膜的尺寸制作精度為2-3微米。
[0009]本實用新型公開的一體式晶體掩膜，實現(xiàn)了振蕩器芯片的一體化鍍膜，即在對振蕩器芯片進行側(cè)面電極鍍膜時，可直接利用同一基片上的晶體掩膜，對振蕩器芯片進行三維電極鍍膜工藝，這種一體式晶體掩膜工藝，提高了振蕩器芯片的電極成形精度，降低了振蕩器芯片電極成形精度對晶體振蕩器性能的影響。同時，在石英基片上設(shè)置有用于與其他配套夾具進行快速對準定位的對準定位孔，由此可以在裝配工序中省略調(diào)節(jié)對準的時間，只需要對準裝配上緊夾具即可，每個基片的平均裝配時間從現(xiàn)在的約20分鐘降低到3分鐘以內(nèi)，大幅度提升裝配精度和生產(chǎn)效率，降低振蕩器芯片電極成形精度對晶體振蕩器性能的影響。另外，一體式晶體掩膜的尺寸制作精度為2-3微米，因此可將振蕩器芯片短路的比例大幅度降低。
【附圖說明】
[0010]圖I是本實用新型提供的一體式晶體掩膜結(jié)構(gòu)示意圖。
[0011 ]圖中，11、石英晶體振蕩器芯片結(jié)構(gòu)；12、晶體掩膜。
【具體實施方式】
[0012]為了使本實用新型實現(xiàn)的技術(shù)手段、創(chuàng)作特征、達成目的與功效易于明白了解，下面結(jié)合具體圖示，進一步闡述本實用新型。
[0013]在本實用新型的描述中，需要理解的是，術(shù)語“縱向”、“徑向”、“長度”、“寬度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“豎直”、“水平”、“頂”、“底”、“內(nèi)”、“外”等指示的方位或位置關(guān)系為基于附圖所示的方位或位置關(guān)系，僅是為了便于描述本實用新型和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構(gòu)造和操作，因此不能理解為對本實用新型的限制。
[0014]請參考圖I所示，本實用新型公開一種一體式晶體掩膜，包括位于基片如石英基片上的石英晶體振蕩器芯片結(jié)構(gòu)11，以及與所述石英晶體振蕩器芯片結(jié)構(gòu)11同基片，且與所述石英晶體振蕩器芯片結(jié)構(gòu)11同時制作成形的晶體掩膜12。
[0015]本實用新型公開的一體式晶體掩膜，實現(xiàn)了振蕩器芯片的一體化鍍膜，即在對振蕩器芯片進行側(cè)面電極鍍膜時，可直接利用同一基片上的晶體掩膜，對振蕩器芯片進行三維電極鍍膜工藝，這種一體式晶體掩膜工藝，提高了振蕩器芯片的電極成形精度，降低了振蕩器芯片電極成形精度對晶體振蕩器性能的影響。
[0016]作為優(yōu)選實施例，所述基片上還設(shè)有用于與其他配套夾具進行對準定位的對準定位孔（圖中未示），以用于與其他配套夾具進行快速對準定位，由此可以在裝配工序中省略調(diào)節(jié)對準的時間，只需要對準裝配上緊夾具即可，每個基片的平均裝配時間從現(xiàn)在的約20分鐘降低到3分鐘以內(nèi)，大幅度提升裝配精度和生產(chǎn)效率，降低振蕩器芯片電極成形精度對晶體振蕩器性能的影響。
[0017]作為具體實施例，所述晶體掩膜12和石英晶體振蕩器芯片結(jié)構(gòu)11通過腐蝕工藝同時制作成形，在本實施例中采用腐蝕工藝同時加工成形，由此可以精確控制晶體掩膜的尺寸，使其精度達到微米級。
[0018]作為具體實施例，所述一體式晶體掩膜的尺寸制作精度為2-3微米，由此可將振蕩器芯片短路的比例大幅度降低，提升晶體振蕩器的相關(guān)參數(shù)，合格率上升。
[0019]以下將對本實用新型公開的一體式晶體掩膜的成形方法進行簡單介紹，該成形方法包括以下步驟：
[0020]SI、在同一基片如石英基片上設(shè)計好石英晶體振蕩器芯片的結(jié)構(gòu)和晶體掩膜的尺寸，即在設(shè)計石英晶體振蕩器芯片結(jié)構(gòu)時就設(shè)計好晶體掩膜的尺寸，并且將晶體掩膜的結(jié)構(gòu)與石英晶體振蕩器芯片結(jié)構(gòu)放在同一石英基片上進行設(shè)計；
[0021]S2、通過鍍膜和雙面光刻法在石英基片的雙面形成所述石英晶體振蕩器芯片外形和晶體掩膜外形;其中，所述鍍膜工藝和雙面光刻方法已為本領(lǐng)域技術(shù)人員所熟知，在此不再贅述；
[0022]S3、對石英基片進行腐蝕，形成所述石英晶體振蕩器芯片和晶體掩膜的三維結(jié)構(gòu)；其中，腐蝕所采用的具體工藝方法已為本領(lǐng)域技術(shù)人員所熟知，在此不再贅述。
[0023]采用上述一體式晶體掩膜成形方法，實現(xiàn)了振蕩器芯片的一體化鍍膜，即在對振蕩器芯片進行側(cè)面電極鍍膜時，可直接利用同一基片上的晶體掩膜，對振蕩器芯片進行三維電極鍍膜工藝，這種一體式晶體掩膜工藝，不僅提高了振蕩器芯片的電極成形精度，降低了振蕩器芯片電極成形精度對晶體振蕩器性能的影響，同時還提高了生產(chǎn)效率。
[0024]以上僅為本實用新型的實施方式，并非因此限制本實用新型的專利范圍，凡是利用本實用新型說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)，直接或間接運用在其他相關(guān)的技術(shù)領(lǐng)域，均同理在本實用新型的專利保護范圍之內(nèi)。
【主權(quán)項】
1.一體式晶體掩膜，其特征在于，包括位于基片上的石英晶體振蕩器芯片結(jié)構(gòu)，以及與所述石英晶體振蕩器芯片結(jié)構(gòu)同基片，且與所述石英晶體振蕩器芯片結(jié)構(gòu)同時制作成形的晶體掩膜。2.根據(jù)權(quán)利要求I所述的一體式晶體掩膜，其特征在于，所述基片上還設(shè)有用于與其他配套夾具進行對準定位的對準定位孔。3.根據(jù)權(quán)利要求I所述的一體式晶體掩膜，其特征在于，所述晶體掩膜和石英晶體振蕩器芯片結(jié)構(gòu)通過腐蝕工藝同時制作成形。4.根據(jù)權(quán)利要求I所述的一體式晶體掩膜，其特征在于，所述一體式晶體掩膜的尺寸制作精度為2-3微米。
【專利摘要】本實用新型公開一種一體式晶體掩膜，包括位于基片上的石英晶體振蕩器芯片結(jié)構(gòu)，以及與所述石英晶體振蕩器芯片結(jié)構(gòu)同基片，且與所述石英晶體振蕩器芯片結(jié)構(gòu)同時制作成形的晶體掩膜。本實用新型公開的一體式晶體掩膜，實現(xiàn)了振蕩器芯片的一體化鍍膜，即在對振蕩器芯片進行側(cè)面電極鍍膜時，可直接利用同一基片上的晶體掩膜，對振蕩器芯片進行三維電極鍍膜工藝，這種一體式晶體掩膜工藝，提高了振蕩器芯片的電極成形精度，降低了振蕩器芯片電極成形精度對晶體振蕩器性能的影響。
【IPC分類】C23C14/04
【公開號】CN205152315
【申請?zhí)枴緾N201520983398
【發(fā)明人】李文蘊, 林日樂, 林丙濤, 董宏奎, 謝佳維, 滿欣
【申請人】中國電子科技集團公司第二十六研究所
【公開日】2016年4月13日
【申請日】2015年12月1日