像素電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種像素電路，尤其是有關(guān)于一種可降低漏電流的像素電路。
【背景技術(shù)】
[0002]有機發(fā)光二極管(Organic Light Emitting D1de, 0LED)顯示裝置較液晶顯示裝置具有可自發(fā)光、廣視角、高對比、反應(yīng)速度快等優(yōu)點，適合應(yīng)用于對功率消耗敏感的可攜式電子裝置中。在有機發(fā)光二極管顯示裝置中，有機發(fā)光二極管是根據(jù)流經(jīng)有機發(fā)光二極管的驅(qū)動電流來顯示對應(yīng)的顯示數(shù)據(jù)，而驅(qū)動電流是由像素單元中的驅(qū)動晶體管依照所接收到的數(shù)據(jù)電壓而產(chǎn)生。因此驅(qū)動晶體管的各端點的電壓準(zhǔn)位變化會直接影響到顯示畫面。然現(xiàn)有的有機發(fā)光二極管顯示裝置的像素單元由于具有較多的漏電路徑，因此容易造成驅(qū)動晶體管所耦接的電壓準(zhǔn)位變動，導(dǎo)致像素單元無法正常顯示顯示數(shù)據(jù)，因而造成畫面的閃爍。此外，在低更新率(low frame rate)的顯示應(yīng)用上，傳統(tǒng)的像素電路會使得畫面閃爍的現(xiàn)象更加明顯。

【發(fā)明內(nèi)容】

[0003]為了解決上述現(xiàn)有像素單元具有較多的漏電路徑的缺陷，本發(fā)明提出一種像素電路，根據(jù)本發(fā)明的一實施例，其包括一第一晶體管，第一晶體管具有一第一端、一第二端以及一控制端，第一晶體管的第一端與一參考電壓電性耦接，第一晶體管的控制端接收一第一控制信號；一第二晶體管，第二晶體管具有一第一端、一第二端以及一控制端，第二晶體管的第一端與一顯示數(shù)據(jù)電性耦接，第二晶體管的控制端接收一第二控制信號，第二晶體管的第二端與第一晶體管的第二端電性耦接；一第一電容，第一電容具有一第一端以及一第二端，第一電容的第一端與第一晶體管的第二端以及第二晶體管的第二端電性耦接；一第三晶體管，第三晶體管其具有一第一端、一第二端以及一控制端，第三晶體管的第一端與第二控制信號電性耦接，第三晶體管的控制端接收一第三控制信號，第三晶體管的第二端與第一電容的第二端電性耦接；一第四晶體管，第四晶體管其具有一第一端、一第二端以及一控制端，第四晶體管的第一端與一外部高電壓電性耦接，第四晶體管的控制端與第一電容的第二端電性耦接；第五晶體管，第五晶體管其具有一第一端、一第二端以及一控制端，第五晶體管的第一端與第四晶體管的第二端電性耦接，第五晶體管的控制端接收第二控制信號，第五晶體管的第二端與第一電容的第二端電性耦接；一第六晶體管，第六晶體管其具有一第一端、一第二端以及一控制端，第六晶體管的第一端與第四晶體管的第二端電性耦接，第六晶體管的控制端接收第一控制信號；一有機發(fā)光二極管，有機發(fā)光二極管具有一第一端以及一第二端，有機發(fā)光二極管的第一端與第六晶體管的第二端電性耦接，有機發(fā)光二極管的第二端與一外部低電壓電性耦接。
[0004]在本實施例中，像素電路操作于一第一初始期間時，第一控制信號為高電壓準(zhǔn)位，第二控制信號為高電壓準(zhǔn)位，第三控制信號為低電壓準(zhǔn)位，第一晶體管、第二晶體管、第五晶體管以及第六晶體管為關(guān)閉；像素電路操作于一第二初始期間時，第一控制信號為高電壓準(zhǔn)位，第二控制信號由高電壓準(zhǔn)位變換為低電壓準(zhǔn)位，第三控制信號為低電壓準(zhǔn)位，第一晶體管與第六晶體管為關(guān)閉；像素電路操作于一補償期間時，第一控制信號為高電壓準(zhǔn)位，第二控制信號為低電壓準(zhǔn)位，第三控制信號為高電壓準(zhǔn)位，第一晶體管、第三晶體管、第六晶體管為關(guān)閉；像素電路操作于一顯示期間時，第一控制信號為低電壓準(zhǔn)位，第二控制信號為高電壓準(zhǔn)位，第三控制信號為高電壓準(zhǔn)位，第二晶體管、第三晶體管以及第五晶體管為關(guān)閉。
[0005]在本發(fā)明的其他實施例中，像素電路實施例更可包括一第二電容，其具有一第一端以及一第二端并電性耦接于第二控制信號與第三晶體管的第一端之間，第二電容的第一端與第二控制信號電性耦接，第二電容的第二端與第三晶體管的第一端電性耦接。
[0006]綜上所述，由于本發(fā)明的像素電路實施例的第四晶體管控制端與第一電容以及第三晶體管電性耦接，在顯示期間時，基于電容特性以及第三晶體管的第一端為高于第四晶體管控制端電壓準(zhǔn)位的高電壓準(zhǔn)位，因此第四晶體管控制端的漏電流只會往有機發(fā)光二極管流動，故本發(fā)明的像素電路實施例能有效降低漏電流的路徑，使第四晶體管控制端的電壓準(zhǔn)位不因漏電流大幅變動，因此第四晶體管的驅(qū)動電流可正常驅(qū)動有機發(fā)光二極管以正常顯示。此外，第四晶體管的驅(qū)動電流更與外部高電壓以及第四晶體管的截止電壓無關(guān)，驅(qū)動電流因此不會受到外部高電壓在傳輸途中的電壓衰退或第四晶體管的電性改變所影響，而導(dǎo)致顯示錯誤的情況發(fā)生。
[0007]為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例并配合所附圖式做詳細(xì)說明如下。
【附圖說明】
[0008]圖1為本發(fā)明的像素電路的實施例一的示意圖。
[0009]圖2為本發(fā)明的像素電路的實施例一的信號時序示意圖。
[0010]圖3為本發(fā)明的像素電路的實施例二的示意圖。
[0011]附圖標(biāo)號說明
[0012]10、30像素電路
[0013]T1、T2、T3、T4、T5、T6 晶體管
[0014]SUSZjni 控制信號
[0015]Cs0Cp 電容
[0016]OLED有機發(fā)光二極管
[0017]OVDD外部高電壓
[0018]OVSS外部低電壓
[0019]Vth截止電壓
[0020]Vh高電壓準(zhǔn)位
[0021]Vl低電壓準(zhǔn)位
[0022]Ids驅(qū)動電流
[0023]Vdata顯示數(shù)據(jù)
[0024]Vref參考電壓
[0025]Vs晶體管Τ4第一端的電壓準(zhǔn)位
[0026]Vg晶體管T4控制端的電壓準(zhǔn)位
[0027]FrameK Frame2 顯不畫面
【具體實施方式】
[0028]圖1為根據(jù)本發(fā)明一第一實施例的像素電路示意圖。請參閱圖1，像素電路10包括一晶體管Tl、一晶體管T2、一晶體管T3、一晶體管T4、一晶體管T5 —晶體管T6、電容Cst、電容Cp、以及一有機發(fā)光二極管OLED，上述的晶體管Tl?T6可為P型晶體管，但不以此為限。晶體管Tl具有一第一端、一第二端以及一控制端，晶體管Tl的第一端與一參考電壓Vraf電性耦接，晶體管Tl的控制端接收一控制信號Em，晶體管Tl的第二端則與晶體管T2電性耦接。晶體管T2具有一第一端、一第二端以及一控制端，晶體管T2的第一端與一顯示數(shù)據(jù)Vdata電性耦接，晶體管T2的控制端接收一控制信號S2，晶體管T2的第二端則與晶體管Tl的第二端電性耦接。電容Cst具有一第一端以及一第二端，電容Cst的第一端與晶體管Tl的第二端以及晶體管T2的第二端電性耦接。晶體管T4具有一第一端、一第二端以及一控制端，晶體管T4的第一端與一外部高電壓OVDD電性耦接，晶體管T4的控制端與電容Cst的第二端電性耦接，晶體管T4的第二端與晶體管T5以及晶體管T6電性耦接。晶體管T5具有一第一端、一第二端以及一控制端，晶體管T5的第一端與晶體管T4的第二端電性耦接，晶體管T5的控制端用以接收上述的控制信號S2，晶體管T5的第二端與電容Cst的第二端電性耦接。晶體管T3具有一第一端、一第二端以及一控制端，晶體管T3的第一端與電容Cp電性耦接，晶體管T3的控制端接收一控制信號SI，晶體管T3的第二端與電容Cst的第二端電性耦接。電容(；具有一第一端以及一第二端，電容Cp的第一端與控制信號S2以及晶體管T5的控制端電性耦接，電容Cp的第二端與晶體管T3的第一端電性耦接。晶體管T6具有一第一端、一第二端以及一控制端，晶體管T6的第一端與晶體管T4的第二端以及晶體管T5的第一端電性耦接，晶體管T6的控制端接收控制信號Em，晶體管T6的第二端與有機發(fā)光二極管OLED電性親接。有機發(fā)光二極管OLED具有一第一端以及一第二端，有機發(fā)光二極管OLED的第一端與晶體管T6的第二端電性耦接，有機發(fā)光二極管OLED的第二端與一外部低電壓OVSS電性耦接。
[0029]圖2為本發(fā)明第一實施例的像素電路的控制信號時序示意圖。請參考圖2，第一實施例的像素電路的控制信號包含控制信號Em、控制信號SI以及控制信號S2，上述的控制信號是用以根據(jù)信號時序使像素電路10顯示不同顯示畫面frame的顯示數(shù)據(jù)，圖2中并以顯示畫面Framel以及Frame2為例，但不以此為限。其中控制信號SI以及控制信號S2，舉例而言，可分別為相鄰兩列的像素電路所使用的掃描信號，且控制信號SI為第N列像素電路的掃描信號，而控制信號S2為第N+1列像素電路的掃描信號，此外控制信號SI以及控制信號S2的掃描頻率，舉例而言，可為1Hz，即前述的低更新率，以下更以顯示畫面Framel為例說明像素電路的控制信號。每一控制信號皆具有至少一上升緣以及至少一下降緣，控制信號SI的下降緣早于控制信號S2的下降緣，控制信號SI的上升緣早于控制信號S2的上升緣，控制信號上升緣早于控制信號SI以及控制信號S2的下降緣，控制信號Em的下降緣晚于控制信號SI以及控制信號S2的上升緣。此外，每一控制信號皆具有高電壓準(zhǔn)位Vh以及低電壓準(zhǔn)位V y高電壓準(zhǔn)位Vh并高于外部高電壓OVDD的電壓準(zhǔn)位，外部高電壓OVDD的電壓準(zhǔn)位高于參考電壓的電壓準(zhǔn)位，參考電壓的電壓準(zhǔn)位于外部低電壓OVSS的電壓準(zhǔn)位，外部低電壓OVSS的電壓準(zhǔn)位高于低電壓準(zhǔn)位VL。
[0030]接著將配合圖1以及圖2來說明本發(fā)明的像素電路實施例一的運作方法。首先，當(dāng)像素電路10操作于一第一初始期間(對應(yīng)于圖2時段A)時，控制信號SI為低電壓準(zhǔn)位\，控制信號S2為高電壓準(zhǔn)位VH，控制信號EmS高電壓準(zhǔn)位，因此此時只有晶體管T3開啟，使晶體管T4的控制端的電壓準(zhǔn)位分壓至電容Cp與電容Cst。接著，當(dāng)像素電路10操作于一第二初始期間(對應(yīng)于圖2時段B)時，控制信號SI為低電壓準(zhǔn)位 '，控制信號S2由高電壓準(zhǔn)位Vh轉(zhuǎn)換為低電壓準(zhǔn)位V L,控制信號Em為高電壓準(zhǔn)位，此時由于晶體管T3仍開啟，因此與晶體管T4的控制端電性耦接的晶體管T3的第二端，會因為控制信號S2由高電壓準(zhǔn)位Vh轉(zhuǎn)換為低電壓準(zhǔn)位V 被下拉至更低的電壓準(zhǔn)