本發(fā)明涉及顯示領域，特別涉及一種移位寄存器單元、掃描驅動電路、陣列基板和顯示裝置。

背景技術：

陣列基板行驅動(gatedriveronarray，goa)技術相較于傳統(tǒng)工藝而言，不僅能省去承載柵極驅動器的電路板、能實現(xiàn)顯示面板兩邊對稱的設計，還能省去顯示面板邊緣上芯片綁定區(qū)域和例如扇出區(qū)的布線區(qū)域，有利于窄邊框設計的實現(xiàn)。同時，由于goa技術可以省去行方向上的芯片綁定工藝，對整體的產能、良率提升也有很大的幫助。

現(xiàn)有的goa單元中，上拉節(jié)點(pullup)一般被設計為控制柵極驅動信號的輸出，因而在需要輸出柵極驅動信號時為有效電平；而下拉節(jié)點(pulldown)一般被設計為控制上拉節(jié)點處和輸出端處的電平的復位，因而需要在輸出柵極驅動信號之前和之后為有效電平?？梢钥闯?，在輸出柵極驅動信號之前，下拉節(jié)點需從有效電平轉為無效電平，同時上拉節(jié)點需從無效電平轉為有效電平，在此過程中下拉節(jié)點對上拉節(jié)點的電平復位作用顯然會影響上拉節(jié)點的電平轉換速度。而且，在工藝缺陷和器件性能劣化等因素的影響下，上拉節(jié)點的電平轉換速度可能會進一步變慢，甚至可能出現(xiàn)上拉節(jié)點處達不到有效電平的情況，導致goa單元輸出異常，造成顯示故障。

技術實現(xiàn)要素：

本發(fā)明提供一種移位寄存器單元、掃描驅動電路、陣列基板和顯示裝置，可以解決現(xiàn)有goa單元中下拉節(jié)點的電平轉換容易對上拉節(jié)點的電平轉換造成不良影響的問題。

第一方面，本發(fā)明提供了一種移位寄存器單元，所述移位寄存器單元具有輸入端和輸出端，所述移位寄存器單元包括：

分別連接所述輸入端和第一節(jié)點的輸入模塊，用于在所述輸入端處為有效電平時將所述第一節(jié)點處置為有效電平；

分別連接所述輸入端和第二節(jié)點的重置模塊，用于在所述輸入端處為有效電平時將所述第二節(jié)點處置為無效電平；

分別連接所述第一節(jié)點和所述輸出端的輸出模塊，用于在所述第一節(jié)點處為有效電平時利用時鐘信號將所述輸出端處置為有效電平；

分別連接所述第一節(jié)點、所述輸出端和所述第二節(jié)點的下拉模塊，用于在所述第二節(jié)點處為有效電平時將所述第一節(jié)點處和所述輸出端處置為無效電平。

在一種可能的實現(xiàn)方式中，所述重置模塊包括第一晶體管；所述第一晶體管的柵極連接所述輸入端，源極和漏極中的一個連接所述第二節(jié)點，另一個連接所述第二節(jié)點的無效電平。

在一種可能的實現(xiàn)方式中，所述移位寄存器單元還包括：

分別連接所述第一節(jié)點和所述第二節(jié)點的下拉控制模塊，用于在所述第一節(jié)點處為有效電平時將所述第二節(jié)點處置為無效電平，在所述第一節(jié)點處為無效電平時利用時鐘信號將所述第二節(jié)點處置為有效電平。

在一種可能的實現(xiàn)方式中，所述移位寄存器單元還具有復位端，所述移位寄存器單元還包括：

分別連接所述復位端、所述第一節(jié)點和所述輸出端的復位模塊，用于在所述復位端處為有效電平時將所述第一節(jié)點處和所述輸出端處置為無效電平。

在一種可能的實現(xiàn)方式中，所述輸入模塊包括第二晶體管，所述輸出模塊包括第三晶體管和第一電容，所述復位模塊包括第四晶體管和第五晶體管，所述下拉模塊包括第六晶體管和第七晶體管，所述下拉控制模塊包括第八晶體管、第九晶體管、第十晶體管和第十一晶體管；其中，

所述第二晶體管的柵極連接所述輸入端，源極和漏極中的一個連接所述輸入端或者所述第一節(jié)點的有效電平，另一個連接所述第一節(jié)點；

所述第三晶體管的柵極連接所述第一節(jié)點，源極和漏極中的一個連接第一時鐘信號線，另一個連接所述輸出端；

所述第一電容的第一端連接所述第一節(jié)點，第二端連接所述輸出端；

所述第四晶體管的柵極連接所述復位端，源極和漏極中的一個連接所述第一節(jié)點，另一個連接所述第一節(jié)點的無效電平；

所述第五晶體管的柵極連接所述復位端，源極和漏極中的一個連接所述輸出端，另一個連接所述輸出端的無效電平；

所述第六晶體管的柵極連接所述第二節(jié)點，源極和漏極中的一個連接所述第一節(jié)點，另一個連接所述第一節(jié)點的無效電平；

所述第七晶體管的柵極連接所述第二節(jié)點，源極和漏極中的一個連接所述輸出端，另一個連接所述輸出端的無效電平；

所述第八晶體管的柵極連接所述第一節(jié)點，源極和漏極中的一個連接所述第二節(jié)點，另一個連接所述第二節(jié)點的無效電平；

所述第九晶體管的柵極連接第三節(jié)點，源極和漏極中的一個連接第二時鐘信號線，另一個連接所述第二節(jié)點；

所述第十晶體管的柵極連接所述第一節(jié)點，源極和漏極中的一個連接所述第三節(jié)點，另一個連接柵極關閉電壓；

所述第十一晶體管的柵極連接第所述第二時鐘信號線，源極和漏極中的一個連接所述第二時鐘信號線，另一個連接所述第三節(jié)點；

其中，所述第一時鐘信號和所述第二時鐘信號分別用于加載正相時鐘信號和反相時鐘信號中的一個。

在一種可能的實現(xiàn)方式中，所述移位寄存器單元還包括：

第十二晶體管，所述第十二晶體管的柵極連接所述第二時鐘信號線，源極和漏極中的一個連接所述輸出端，另一個連接所述輸出端的無效電平。

在一種可能的實現(xiàn)方式中，所述移位寄存器單元還包括：

第十三晶體管，所述第十三晶體管的柵極連接所述第二時鐘信號線，源極和漏極中的一個連接所述輸入端，另一個連接所述第一節(jié)點。

第二方面，本發(fā)明還提供了一種掃描驅動電路，所述掃描驅動電路包括多級上述任意一種的移位寄存器單元。

第三方面，本發(fā)明還提供了一種陣列基板，所述陣列基板包括上述任意一種的掃描驅動電路。

第四方面，本發(fā)明還提供了一種顯示裝置，所述顯示裝置包括上述任意一種的陣列基板。

由上述技術方案可知，基于重置模塊的設置，本發(fā)明可以在輸入模塊將第一節(jié)點處置為有效電平的同時將第二節(jié)點處置為無效電平，從而能夠減小下拉模塊在將第一節(jié)點處置為有效電平的過程中所造成的阻礙，解決現(xiàn)有goa單元中下拉節(jié)點的電平轉換容易對上拉節(jié)點的電平轉換造成不良影響的問題。相比于現(xiàn)有技術，本發(fā)明能夠加快第一節(jié)點處的電平轉換速度，有助于提升相關電路結構的響應速度和輸出信號的穩(wěn)定性。

附圖說明

為了更清楚地說明本發(fā)明實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，這些附圖的合理變型也都涵蓋在本發(fā)明的保護范圍中。

圖1是本發(fā)明一個實施例提供的移位寄存器單元的結構框圖；

圖2是本發(fā)明又一實施例提供的移位寄存器單元的電路結構圖；

圖3是圖2所示的移位寄存器單元的電路時序圖。

具體實施方式

為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚，下面將結合附圖對本發(fā)明實施方式作進一步地詳細描述。顯然，所描述的實施例是本發(fā)明的一部分實施例，而不是全部的實施例。基于所描述的本發(fā)明的實施例，本領域普通技術人員在無需創(chuàng)造性勞動的前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。除非另外定義，本發(fā)明使用的技術術語或者科學術語應當為本發(fā)明所屬領域內具有一般技能的人士所理解的通常意義。本發(fā)明中使用的“第一”、“第二”以及類似的詞語并不表示任何順序、數(shù)量或者重要性，而只是用來區(qū)分不同的組成部分?！鞍ā被蛘哳愃频脑~語意指出現(xiàn)該詞前面的元件或者物件涵蓋出現(xiàn)在該詞后面列舉的元件或者物件及其等同，而不排除其他元件或者物件。“連接”或者“相連”等類似的詞語并非限定于物理的或者機械的連接，而是可以包括電性的連接，且該連接可以是直接的或間接的。

圖1是本發(fā)明一個實施例提供的移位寄存器單元的結構框圖。參見圖1，本發(fā)明實施例的移位寄存器單元具有輸入端in和輸出端out，包括：

分別連接輸入端in和第一節(jié)點pu的輸入模塊11，輸入模塊11用于在輸入端in處為有效電平時將第一節(jié)點pu處置為有效電平；

分別連接輸入端in和第二節(jié)點pd的重置模塊12，重置模塊12用于在輸入端in處為有效電平時將第二節(jié)點pd處置為無效電平；

分別連接第一節(jié)點pu和輸出端out的輸出模塊13，輸出模塊13用于在第一節(jié)點pu處為有效電平時利用時鐘信號將輸出端out處置為有效電平；

分別連接第一節(jié)點pu、輸出端out和第二節(jié)點pd的下拉模塊14，下拉模塊14用于在第二節(jié)點pd處為有效電平時將第一節(jié)點pu處和輸出端out處置為無效電平。

需要說明的是，本文中的有效電平與無效電平分別指的是針對特定電路節(jié)點而言的兩個不同的預先配置的電壓范圍(均以公共端電壓為基準)。在一個示例中，所有電路節(jié)點的有效電平均為所在數(shù)字電路中的高電平。在又一示例中，所有電路節(jié)點的有效電平均為所在數(shù)字電路中的低電平。在又一示例中，輸入端in處的有效電平是所在數(shù)字電路中的低電平，而輸出端out、第一節(jié)點pu和第二節(jié)點pd處的有效電平是所在數(shù)字電路中的高電平。當然，關于有效電平和無效電平的設置方式可以不僅限于以上示例。

可以看出，基于重置模塊的設置，本發(fā)明實施例可以在輸入模塊將第一節(jié)點處置為有效電平的同時將第二節(jié)點處置為無效電平，從而能夠減小下拉模塊在將第一節(jié)點處置為有效電平的過程中所造成的阻礙，解決現(xiàn)有goa單元中下拉節(jié)點的電平轉換容易對上拉節(jié)點的電平轉換造成不良影響的問題。相比于現(xiàn)有技術，本發(fā)明實施例能夠加快第一節(jié)點處的電平轉換速度，有助于提升相關電路結構的響應速度和輸出信號的穩(wěn)定性。

圖2是本發(fā)明又一實施例提供的移位寄存器單元的電路結構圖。參見圖2，本實施例的移位寄存器單元包括輸入模塊11、重置模塊12、輸出模塊13、下拉模塊14(包括第一部分14a和第二部分14b)、下拉控制模塊15、復位模塊16(包括第一部分16a和第二部分16b)，以及第十二晶體管m12和第十三晶體管m13。接下來，將依次介紹每一部分的電路結構并進行相關說明。

如圖2所示，輸入模塊11包括第二晶體管m2，第二晶體管m2的柵極連接輸入端in，源極和漏極中的一個連接輸入端in，另一個連接第一節(jié)點pu。需要說明的是，根據(jù)晶體管具體類型的不同，可以設置其源極和漏極分別所具有的連接關系，以與流過晶體管的電流的方向相匹配；在晶體管具有源極與漏極對稱的結構時，源極和漏極可以視為不作特別區(qū)分的兩個電極。如此，當輸入端in處為高電平時，第二晶體管m2在柵極的高電平作用下打開，將第一節(jié)點pu處上拉至高電平，實現(xiàn)上述在輸入端in處為有效電平時將第一節(jié)點pu處置為有效電平的功能。在一種可能的替代方式中，第二晶體管m2的源極和漏極中與輸入端in相連的一極可以改接第一節(jié)點的有效電平，同樣可以實現(xiàn)上述功能。當然，輸入模塊11的電路結構可以不僅限于以上形式。

如圖2所示，重置模塊12包括第一晶體管m1；第一晶體管m1的柵極連接輸入端in，源極和漏極中的一個連接第二節(jié)點pd，另一個連接可提供第二節(jié)點pd的無效電平的無效電平電壓線vss。如此，當輸入端in處為高電平時，第一晶體管m1在柵極的高電平作用下打開，將第二節(jié)點pd處下拉至低電平，實現(xiàn)上述在輸入端in處為有效電平時將第二節(jié)點pd處置為無效電平的功能。當然，重置模塊12的電路結構可以不僅限于以上形式。

如圖2所示，輸出模塊13包括第三晶體管m3和第一電容c1，其中第三晶體管m3的柵極連接第一節(jié)點pu，源極和漏極中的一個連接第一時鐘信號線clk，另一個連接輸出端out；第一電容c1的第一端連接第一節(jié)點pu，第二端連接輸出端out。其中，作為本實施例的一種示例，第一時鐘信號線clk上和第二時鐘信號線clkb上可以分別加載正相時鐘信號和反相時鐘信號中的一個。如此，當?shù)谝还?jié)點pu處為高電平時，第三晶體管m3在柵極的高電平作用下打開，從而能夠利用第一時鐘信號線clk上的高電平將輸出端out處上拉至高電平，實現(xiàn)上述在第一節(jié)點pu處為有效電平時利用時鐘信號將輸出端out處置為有效電平的功能。當然，輸出模塊13的電路結構可以不僅限于以上形式。

如圖2所示，下拉模塊14括第六晶體管m6和第七晶體管m7，其中的第六晶體管m6的柵極連接第二節(jié)點pd，源極和漏極中的一個連接第一節(jié)點pu，另一個連接可提供第一節(jié)點pu的無效電平的無效電平電壓線vss；第七晶體管m7的柵極連接第二節(jié)點pd，源極和漏極中的一個連接輸出端out，另一個連接可提供輸出端out的無效電平的無效電平電壓線vss。如此，在第二節(jié)點pd處為高電平時，第六晶體管m6和第七晶體管m7在柵極的高電平作用下打開，從而能夠將第一節(jié)點pu和輸出端out處下拉至低電平，實現(xiàn)上述在第二節(jié)點pd處為有效電平時將第一節(jié)點pu處和輸出端out處置為無效電平的功能。當然，下拉模塊14的電路結構可以不僅限于以上形式。

如圖2所示，本實施例的移位寄存器單元還包括分別連接第一節(jié)點pu和第二節(jié)點pd的下拉控制模塊15，該下拉控制模塊15用于在第一節(jié)點pu處為有效電平時將第二節(jié)點pd處置為無效電平，在第一節(jié)點pu處為無效電平時利用時鐘信號將第二節(jié)點pd處置為有效電平。具體地，本實施例中的下拉控制模塊15包括第八晶體管m8、第九晶體管m9、第十晶體管m10和第十一晶體管m11。其中，第八晶體管m8的柵極連接第一節(jié)點pu，源極和漏極中的一個連接第二節(jié)點pd，另一個連接可提供第二節(jié)點pd的無效電平的無效電平電壓線vss。第九晶體管m9的柵極連接第三節(jié)點pn，源極和漏極中的一個連接第二時鐘信號線clkb，另一個連接第二節(jié)點pd。第十晶體管m10的柵極連接第一節(jié)點pu，源極和漏極中的一個連接第三節(jié)點pn，另一個連接可提供柵極關閉電壓的無效電平電壓線vss。第十一晶體管m11的柵極連接第第二時鐘信號線clkb，源極和漏極中的一個連接第二時鐘信號線clkb，另一個連接第三節(jié)點pn。

如此，當?shù)谝还?jié)點pu處為高電平時，第八晶體管m8和第十晶體管m10在柵極的高電平作用下打開，將第二節(jié)點pd和第三節(jié)點pn處下拉至低電平。而當?shù)谝还?jié)點pu處為低電平時，第十一晶體管m11能夠在每個時鐘周期內第二時鐘信號線clkb為高電平的時段內打開，從而將第三節(jié)點pn上拉至高電平，使得第十一晶體管m11在柵極的高電平作用下打開，從而將第二節(jié)點pd處也上拉至高電平?？梢姡鲜鲭娐方Y構能夠實現(xiàn)上述在第一節(jié)點pu處為有效電平時將第二節(jié)點pd處置為無效電平，在第一節(jié)點pu處為無效電平時利用時鐘信號將第二節(jié)點pd處置為有效電平的功能。當然，下拉控制模塊15的電路結構可以不僅限于以上形式。

如圖2所示，本實施例中的移位寄存器單元還具有復位端res，并且還包括分別連接復位端res、第一節(jié)點pu和輸出端out的復位模塊16，該復位模塊16用于在復位端res處為有效電平時將第一節(jié)點pu處和輸出端out處置為無效電平。具體地，本實施例中的復位模塊16包括第四晶體管m4和第五晶體管m5，其中的第四晶體管m4的柵極連接復位端res，源極和漏極中的一個連接第一節(jié)點pu，另一個連接可提供第一節(jié)點pu的無效電平的無效電平電壓線vss；第五晶體管m5的柵極連接復位端res，源極和漏極中的一個連接輸出端out，另一個連接可提供輸出端out的無效電平的無效電平電壓線vss。如此，當復位端res處為高電平時，第四晶體管m4和第五晶體管m5在柵極的高電平作用下打開，從而將第一節(jié)點pu和輸出端out處下拉至低電平，實現(xiàn)上述在復位端res處為有效電平時將第一節(jié)點pu處和輸出端out處置為無效電平的功能。當然，復位模塊16的電路結構可以不僅限于以上形式。

如圖2所示，第十二晶體管m12的柵極連接第二時鐘信號線clkb，源極和漏極中的一個連接輸出端out，另一個連接可提供輸出端out的無效電平的無效電平電壓線vss。如此，當?shù)诙r鐘信號線clkb為高電平時，第十二晶體管m12在柵極的高電平作用下打開，從而將輸出端out處下拉至低電平。第十二晶體管m12能夠隨著時鐘周期釋放輸出端out處的噪聲電壓，幫助穩(wěn)定輸出端out處的電位。

如圖2所示，第十三晶體管m13的柵極連接第二時鐘信號線clkb，源極和漏極中的一個連接輸入端in，另一個連接第一節(jié)點pu。如此，當?shù)诙r鐘信號線clkb為高電平時，第十三晶體管m13在柵極的高電平作用下打開，從而將輸入端in與第一節(jié)點pu彼此導通。第十三晶體管m13能夠在輸入端in處為高電平時幫助輸入模塊11對第一節(jié)點pu處進行上拉，并能夠隨著時鐘周期釋放第一節(jié)點pu處的噪聲電壓，幫助穩(wěn)定第一節(jié)點pu處的電位。

需要說明的是，圖2中示出的晶體管均為n型晶體管，即可以通過相同制作工藝形成以降低制造成本。為了便于理解，本實施例中均是以全部晶體管均為n型晶體管，并且高電平作為有效電平、低電平作為無效電平為例進行說明的。當然，實施時在也可以采用低電平作為有效電平、高電平作為無效電平，和/或將部分或全部的n型晶體管變更為p型晶體管的設置。例如，可以在本實施例的基礎上進行如下變更：將圖2中的晶體管全部設置為p型晶體管，并將相關信號的高電平與低電平相互交換，例如使無效電平電壓線vss由輸出低電平變更為輸出高電平。容易理解的是，這樣的變更會使得電路工作原理中的高電平變?yōu)榈碗娖?、低電平變?yōu)楦唠娖?，電位上拉變?yōu)殡娢幌吕?、電位下拉變?yōu)殡娢簧侠?，而電路工作原理的實質則保持不變。因此，變更后的電路結構、電路時序和電路工作原理可以比照上述實施例進行理解，在此不再贅述。

圖3是圖2所示的移位寄存器單元的電路時序圖。參見圖3，上述移位寄存器單元的工作階段主要包括輸入階段i、輸出階段ii和復位階段iii。參見圖2和圖3，上述移位寄存器單元的工作原理簡述如下：

輸入階段i之前和復位階段iii之后，隨著第二時鐘信號線clkb上高電平與低電平的周期性交替，第三節(jié)點pn處將會在第十一晶體管m11的周期性的上拉作用下被保持為高電平，而第二節(jié)點pd處則會在第九晶體管m9的上拉作用下被保持為與第二時鐘信號線clkb相同的波形。由此，第一節(jié)點pu處將會在第六晶體管m6的下拉作用和第十三晶體管m13的周期性下拉作用下被保持為低電平，輸出端out處將會在第七晶體管m7的下拉作用和第十二晶體管m12的周期性下拉作用下被保持為低電平，即移位寄存器單元處于復位狀態(tài)。

輸入階段i中，輸入端in處轉為高電平，第一晶體管m1和第二晶體管m2打開，分別將第二節(jié)點pd處下拉至低電平、將第一節(jié)點pu處上拉至高電平。從而，第六晶體管m6和第七晶體管m7關閉，而第三晶體管m3、第八晶體管m8、第十晶體管m10打開，第三節(jié)點pn處被下拉至低電平，第九晶體管m9關閉。同時，第十二晶體管m12和第十三晶體管m13在第二時鐘信號線clkb上的高電平作用下打開，此時第十三晶體管m13幫助進行第一節(jié)點pu處的上拉。輸出端out處在第三晶體管m3和第十二晶體管m12的下拉作用下保持為低電平。由此，第一電容c1的第一端處為第一節(jié)點pu處的高電平，第二端處為輸出端out處的低電平，處于被充電的狀態(tài)。

輸出階段ii中，輸入端in處轉為低電平，第二時鐘信號線clkb上為低電平，第一時鐘信號線clk上為高電平。在第一電容c1的電荷保持作用下，第一節(jié)點pu處會隨著第一時鐘信號線clk上由低電平轉為高電平的變化跳變至一電位更高的高電平上。這使得第三晶體管m3完全打開，快速完成輸出端out處的電位上拉，即輸出端out處開始進行柵極驅動信號的輸出。

復位階段iii中：復位端res處轉為高電平，第二時鐘信號線clkb上為高電平，第一時鐘信號線clk上為低電平。復位端res處的高電平作用下第四晶體管m4和第五晶體管m5打開，分別對第一節(jié)點pu和輸出端out處進行電位下拉。由此，第八晶體管m8停止對第二節(jié)點pd處的電位下拉，第十晶體管m10停止對第三節(jié)點pn處的電位下拉。在第二時鐘信號線clkb上的高電平作用下，第十一晶體管m11打開而第三節(jié)點pn處被置為高電平，第九晶體管m9打開而第二節(jié)點pd處被置為高電平。在第二節(jié)點pd處的高電平作用下，第六晶體管m6和第七晶體管m7的打開會使得第一節(jié)點pu處和輸出端go處被置為低電平，即停止柵極驅動信號的輸出。此后，移位寄存器單元將會一直處于復位狀態(tài)，直到下一次輸入階段i的開始。

可以看出，如果失去第一晶體管m1在輸入階段i中對第二節(jié)點pd處的電位下拉作用，第二晶體管m2對第一節(jié)點pu處的電位上拉作用將會受到第六晶體管m6第一節(jié)點pu處的電位下拉作用的影響，造成第一節(jié)點pu處的電位上升速度和第二節(jié)點pd處的電位下降速度緩慢，甚至可能出現(xiàn)第一節(jié)點pu處在輸入階段i結束時還達不到所需要的高電平的情況，導致移位寄存器單元無法輸出柵極驅動信號，即產生了工作異常。而由于存在有第一晶體管m1在輸入階段i中對第二節(jié)點pd處的電位下拉作用，第二節(jié)點pd處的電位將會被迅速置為低電平，而第二晶體管m2對第一節(jié)點pu處的電位上拉作用將幾乎不會受到第六晶體管m6第一節(jié)點pu處的電位下拉作用的影響。因此，本發(fā)明實施例能夠加快第一節(jié)點pu處的電平轉換速度，有助于提升相關電路結構的響應速度和輸出信號的穩(wěn)定性。

在本發(fā)明實施例中需要說明的是，在上述第十三晶體管m13和上述第四晶體管m4均可以在復位階段iii中實現(xiàn)對第一節(jié)點pu處的下拉，因此在其他實現(xiàn)方式中還可以只保留其中的一個而去掉另一個，而上述移位寄存器單元的工作流程仍能正常進行。上述第五晶體管m5和上述第二晶體管m12均可以在復位階段iii中實現(xiàn)對輸出端out處的下拉，但即使去掉其中的一個或兩個，仍能由第七晶體管m7完成對輸出端out處的下拉，因此在其他實現(xiàn)方式中可以去掉其中的一個或兩個，而上述移位寄存器單元的工作流程仍能正常進行。

基于同樣的發(fā)明構思，本發(fā)明的又一實施例提供了一種掃描驅動電路，該掃描驅動電路包括若干級的上述任意一種的移位寄存器單元。在每個柵極驅動電路中：除第一級移位寄存器單元之外，任一級移位寄存器單元的輸入端均與上一級移位寄存器單元的輸出端相連；除第一級移位寄存器單元之外，任一級移位寄存器單元的輸出端均與上一級移位寄存器單元的復位端相連。而且為了實現(xiàn)正確的信號時序，奇數(shù)級的移位寄存器單元所連接的第一時鐘信號線是偶數(shù)級的移位寄存器單元所連接的第二時鐘信號線，奇數(shù)級的移位寄存器單元所連接的第二時鐘信號線是偶數(shù)級移位寄存器單元所連接的第一時鐘信號線。即除第一級之外，任一級移位寄存器單元的時鐘信號的連接方式與上一級移位寄存器單元的相反。基于移位寄存器單元所能取得的更優(yōu)的電路性能，該掃描驅動電路也能取得更優(yōu)的電路性能。

基于同樣的發(fā)明構思，本發(fā)明的又一實施例提供了一種陣列基板，該陣列基板包括上述任意一種的移位寄存器單元或上述任意一種的掃描驅動電路。在一個示例中，該陣列基板在顯示區(qū)域之外設置有若干個上述任意一種的掃描驅動電路。基于移位寄存器單元或掃描驅動電路所能取得的更優(yōu)的電路性能，該陣列基板也能取得更優(yōu)的性能。

基于同樣的發(fā)明構思，本發(fā)明的又一實施例提供了一種顯示裝置，該顯示裝置包括上述任意一種的移位寄存器單元、上述任意一種的掃描驅動電路或上述任意一種的陣列基板。本發(fā)明實施例中的顯示裝置可以為：顯示面板、手機、平板電腦、電視機、顯示器、筆記本電腦、數(shù)碼相框、導航儀等任何具有顯示功能的產品或部件?；谝莆患拇嫫鲉卧呙栩寗与娐坊蜿嚵谢逅苋〉玫母鼉?yōu)的性能，該顯示裝置也能取得更優(yōu)的性能。

以上所述僅為本發(fā)明的較佳實施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內。