一種非對(duì)稱(chēng)FinFET結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件結(jié)構(gòu)及其制造方法，具體地，涉及一種非對(duì)稱(chēng)FinFET結(jié)構(gòu)及其制造方法。
技術(shù)背景
[0002]隨著器件越來(lái)越薄，器件關(guān)態(tài)時(shí)由帶帶隧穿引發(fā)的柵致漏極泄漏(GIDL)電流越來(lái)越大，它已經(jīng)成為嚴(yán)重限制FINFET以及FLASH存儲(chǔ)器的問(wèn)題之一。GIDL電流本身便引入了熱空穴注入，它使得空穴陷落在柵氧化層中從而導(dǎo)致器件的不穩(wěn)定性以及能導(dǎo)致柵氧層擊穿。在高壓器件中，由于器件工作時(shí)所加的柵壓遠(yuǎn)大于閾值電壓，達(dá)到5?10V，由于GIDL所引起的柵氧擊穿更加容易發(fā)生，對(duì)器件穩(wěn)定性的影響也更加嚴(yán)重。
[0003]減小GIDL的常規(guī)技術(shù)是提高柵氧化層形成的溫度到大約1000°C到1100°C。提高氧化溫度主要是較少襯底的表面態(tài)密度，以減少GIDL。現(xiàn)在的主流工藝主要是通過(guò)快速熱氧化作用工藝(RTO)和現(xiàn)場(chǎng)水汽生成工藝(In-situ steam generat1n, ISSG)來(lái)生長(zhǎng)柵氧化層。但是RTO比用氧化爐的氧化作用會(huì)導(dǎo)致柵氧化層更差的均勻性，這種不均勻?qū)е缕骷拈撝惦妷鹤兓?，這是不希望的。
[0004]因此，如何提供一種可有效避免FinFET，特別是高壓FinFET漏端發(fā)生的氧化層擊穿現(xiàn)象，已成為業(yè)界亟待解決的技術(shù)問(wèn)題。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供了一種非對(duì)稱(chēng)FinFET結(jié)構(gòu)及其制造方法，減小寄生電容，優(yōu)化器件性會(huì)K。
[0006]具體地，該非對(duì)稱(chēng)FinFET結(jié)構(gòu)包括:
[0007]襯底，所述襯底上具有鰭片；
[0008]位于所述鰭片中部上方的柵極介質(zhì)層；
[0009]位于所述柵極介質(zhì)層上方的柵極疊層；
[0010]位于所述柵極疊層兩側(cè)的側(cè)墻；
[0011]位于所述柵極疊層兩側(cè)鰭片中的源漏區(qū)；以及，
[0012]覆蓋源漏區(qū)的層間介質(zhì)層；
[0013]其中，所述柵極介質(zhì)層覆蓋所述鰭片，且其位于源漏區(qū)的部分厚度大于其余部分。
[0014]其中，所述柵極疊層的長(zhǎng)度大于80nm。
[0015]其中，所述柵極介質(zhì)層位于源漏區(qū)中的漏區(qū)的部分厚度高出其余部分2-10nm。
[0016]其中，所述柵介質(zhì)層厚度高出其余部分的部分長(zhǎng)度為2-40nm。
[0017]相應(yīng)的，本發(fā)明還提供了一種非對(duì)稱(chēng)FinFET結(jié)構(gòu)的制造方法，包括以下步驟:
[0018]a.提供襯底，襯底上具有鰭片、位于鰭片兩側(cè)的淺溝槽隔離、位于鰭片中部的偽柵空位、位于偽柵空位兩側(cè)的側(cè)墻，以及位于所述側(cè)墻兩側(cè)淺溝槽隔離上方的層間介質(zhì)層；
[0019]b.在所述偽柵空位中的鰭片上形成柵極介質(zhì)層；
[0020]c.在所述柵極介質(zhì)層和層間介質(zhì)層上形成掩膜；
[0021 ] d.在所述掩膜上涂覆光刻膠，并刻蝕掉位于偽柵空位中靠近源漏區(qū)中的漏區(qū)的部分光刻膠，形成開(kāi)口 ；
[0022]e.從所述開(kāi)口對(duì)掩膜進(jìn)行各項(xiàng)同性刻蝕，形成掩膜空位，露出掩膜下方的層間介質(zhì)層;
[0023]f.對(duì)掩膜空位下方的層間介質(zhì)層進(jìn)行外延生長(zhǎng)，使其填充所述掩膜空位，并去除掩膜；
[0024]g.在所述偽柵空位中的柵極介質(zhì)層上方形成柵極疊層。
[0025]其中，在步驟b中，所述柵極介質(zhì)層的材料是氧化娃。
[0026]其中，在步驟c中，所述掩膜的材料是氮化硅。
[0027]其中，在步驟c中，所述掩膜的厚度是2-10nm。
[0028]其中，在步驟e中，所述掩膜空位的長(zhǎng)度是2_40nm。
[0029]相應(yīng)的，本發(fā)明還提供了一種非對(duì)稱(chēng)FinFET結(jié)構(gòu)的制造方法，包括以下步驟:
[0030]a.提供襯底以及位于襯底中部上方的鰭片；
[0031]b.在所述鰭片上形成第一柵極介質(zhì)層；
[0032]c.對(duì)所述第一柵極介質(zhì)層進(jìn)行刻蝕，去除第一柵極介質(zhì)層一端的部分，去除的長(zhǎng)度為鰭片總長(zhǎng)度的2/3?9/10 ;
[0033]d.在所述第一柵極介質(zhì)層上形成第二柵極介質(zhì)層，二者共同形成柵極介質(zhì)層；
[0034]e.在所述第二柵極介質(zhì)層上依次淀積高K介質(zhì)層、功函數(shù)調(diào)節(jié)層以及柵極金屬層，并對(duì)其進(jìn)行圖形化，形成柵極疊層，所述柵極疊層覆蓋部分第二柵極介質(zhì)層；
[0035]f.在所述柵極疊層兩側(cè)依次形成側(cè)墻、源漏區(qū)以及層間介質(zhì)層。
[0036]其中，所述第一柵極介質(zhì)層的材料為氧化硅。
[0037]其中，在步驟c中，所述第一柵極介質(zhì)層去除的部分長(zhǎng)度等于柵極疊層長(zhǎng)度的2/3?9/10與源區(qū)長(zhǎng)度的和。
[0038]其中，在步驟d中，所述第二柵極介質(zhì)層的材料是氧化硅。
[0039]其中，在步驟d中，所述第二柵極介質(zhì)層的厚度是2-10nm。
[0040]其中，在步驟e中，所述第二柵極介質(zhì)層被柵極疊層覆蓋部分的長(zhǎng)度為2_40nm。
[0041]根據(jù)本發(fā)明的提供的FinFET結(jié)構(gòu)，通過(guò)對(duì)位于漏端一側(cè)的部分柵極介質(zhì)層進(jìn)行加厚的方法，不僅有效地減小了因?yàn)橛捎跂艍核鸬腉IDL漏電，在高壓FinFET中進(jìn)一步抑制了柵極介質(zhì)層穿通；同時(shí)，由于柵極介質(zhì)層僅在漏端一側(cè)局部加厚，并不會(huì)影響溝道上方其他區(qū)域的柵極介質(zhì)層厚度，避免了因?yàn)闁沤橘|(zhì)層厚度增加而減弱柵控能力，有效地提高了器件的可靠性。
【附圖說(shuō)明】
[0042]通過(guò)閱讀參照以下附圖所作的對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明的其它特征、目的和優(yōu)點(diǎn)將會(huì)變得更明顯:
[0043]圖1?圖8為根據(jù)本發(fā)明的一個(gè)【具體實(shí)施方式】中該FinFET器件各個(gè)制造階段中的不意圖；
[0044]圖9?圖16為根據(jù)本發(fā)明的另一個(gè)【具體實(shí)施方式】中該FinFET器件各個(gè)制造階段的示意圖。
[0045]附圖中相同或相似的附圖標(biāo)記代表相同或相似的部件。
【具體實(shí)施方式】
[0046]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明的實(shí)施例作詳細(xì)描述。
[0047]下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類(lèi)似的標(biāo)號(hào)表示相同或類(lèi)似的元件或具有相同或類(lèi)似功能的元件。下面通過(guò)參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。
[0048]本發(fā)明提供了一種非對(duì)稱(chēng)FinFET晶體管結(jié)構(gòu)，包括:襯底100，所述襯底上具有鰭片200 ;位于所述鰭片200中部上方的柵極介質(zhì)層；位于所述柵極介質(zhì)層上方的柵極疊層240 ;位于所述柵極疊層240兩側(cè)的側(cè)墻300 ;位于所述柵極疊層200兩側(cè)襯底中的源漏區(qū)；以及，覆蓋源漏區(qū)的層間介質(zhì)層；其中，所述柵極介質(zhì)層覆蓋所述鰭片200，且其位于漏端的部分厚度大于其余部分。其中，所述柵極疊層240的長(zhǎng)度大于SOnm ;所述柵極介質(zhì)層510位于所述源漏區(qū)中的漏區(qū)的部分厚度高出其余部分2?1nm ;所述柵介質(zhì)層510厚度大于其余部分的部分長(zhǎng)度為2-40nm。
[0049]該襯底100首選是一薄的單晶硅層，也可以是單晶的鍺硅合金。
[0050]柵極疊層200可以只為金屬柵極，也可以為金屬/多晶硅復(fù)合柵極，其中多晶硅上表面上具有硅化物。
[0051]根據(jù)本發(fā)明的提供的FinFET結(jié)構(gòu)，通過(guò)對(duì)位于漏端一側(cè)的部分柵極介質(zhì)層進(jìn)行加厚的方法，不僅有效地減小了因?yàn)橛捎跂艍核鸬腉IDL漏電，在高壓FinFET中進(jìn)一步抑制了柵極介質(zhì)層穿通；同時(shí)，由于柵極介質(zhì)層僅在漏端一側(cè)局部加厚，并不會(huì)影響溝道上方其他區(qū)域的柵極介質(zhì)層厚度，避免了因?yàn)闁沤橘|(zhì)層厚度增加而減弱柵控能力，有效地提高了器件的可靠性。
[0052]下面結(jié)合附圖對(duì)本發(fā)明的制造方法進(jìn)行詳細(xì)說(shuō)明，包括以下步驟。需要說(shuō)明的是，本發(fā)明各個(gè)實(shí)施例的附圖僅是為了示意的目的，因此沒(méi)有必要按比例繪制。
[0053]首先對(duì)本發(fā)明的實(shí)施例一進(jìn)行詳細(xì)說(shuō)明。
[0054]本實(shí)施采用后柵工藝(gate-last)，先形成偽柵疊層，源漏注入并退火之后再去除偽柵疊層形成偽柵空位，在所述偽柵空位中填充柵極介質(zhì)層以及柵極疊層，具體的工藝步驟如下所述:
[0055]首先提供襯底100。所述襯底材料為半導(dǎo)體材料，可以是硅，鍺，砷化鎵等，優(yōu)選的，在本實(shí)施例中，所用襯底為硅襯底。
[0056]接下來(lái)，經(jīng)過(guò)投影，曝光，顯影，刻蝕等常規(guī)工藝對(duì)所述襯底進(jìn)行刻蝕，形成鰭片200，所述刻蝕方法可以是干法刻蝕或干法/濕法刻蝕。
[0057]接下來(lái)，在所述鰭片200以及所述襯底100表面形成偽柵疊層。所述偽柵疊層可以是單層的，也可以是多層的。偽柵疊層可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以為1nm?200nm。本實(shí)施例中，偽柵疊層包括多晶娃和二氧化娃，具體的，米用化學(xué)汽相淀積的方法在柵極空位中填充多晶硅，接著在多晶硅上方形成一層二氧化硅介質(zhì)層，形成方法可以是外延生長(zhǎng)、氧化、CVD等。接著采用常規(guī)CMOS工藝光刻和刻蝕所淀積的材料層形成偽柵疊層。
[0058]接下來(lái)，對(duì)偽柵結(jié)構(gòu)兩側(cè)的鰭片200進(jìn)行淺摻雜，以形成輕摻雜源漏區(qū)，還可以進(jìn)行Halo注入，以形成Halo注入?yún)^(qū)。其中淺摻雜的雜質(zhì)類(lèi)型與器件類(lèi)型一致，Halo注入的雜質(zhì)類(lèi)型與器件類(lèi)型相反。
[0059]可選地，在偽柵疊層的側(cè)壁上形成側(cè)墻，用于將偽柵疊層隔開(kāi)。側(cè)墻可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其組合，和/或其他合適的材料形成。側(cè)墻可以具有多層結(jié)構(gòu)。側(cè)墻可以通過(guò)包括沉積刻蝕工藝形成，其厚度范圍可以是1nm-1OOnmJn 30nm、SOnmS80nmo
[0060]接下來(lái)，進(jìn)行源漏區(qū)注入，首先淀積一層厚度為1nm?35nm厚的二氧化娃介質(zhì)層，并以該介質(zhì)層為緩沖層，離子注入源漏區(qū)。對(duì)P型晶體而言，摻雜劑為硼或弗化硼或銦或鎵等。對(duì)N型晶體而言，摻雜劑為磷或砷或銻等。摻雜濃度為5el019cm3?lel02°cm3。
[0061]接下來(lái)，淀積層間介質(zhì)層450，并并行平坦化，露出偽柵疊層。具體的，層間介質(zhì)層450可以通過(guò)CVD、高密度等離子體CVD、旋涂或其他合適的方法形成。層間介質(zhì)層450的材料可以采用包括Si02、碳摻雜3102、8?36、？36、1^3、氮氧化硅、低1^材料或其組合。層間介質(zhì)層450的厚度范圍可以是40nm-150nm，如80nm、100nm或120nm。
[0062]接下來(lái)，去除所述偽柵結(jié)構(gòu)，形成偽柵空位。去除偽柵結(jié)構(gòu)可以采用濕刻和/或干刻除去。在本實(shí)施例中，采用等離子體刻蝕。
[0063]以上均為半導(dǎo)體工藝中的常規(guī)流程，并未在圖中示出，形成偽柵空位之后的器件結(jié)構(gòu)如圖1所示。
[0064]圖2是圖1沿著J-J’方向的橫截面的圖。如圖2所示，在所述柵極空位中形成柵極介質(zhì)層510。具體