高可靠性存儲器控制器的制造方法
【技術(shù)領(lǐng)域】
[0001]本公開大致涉及集成電路，且更具體而言，涉及具有存儲器控制器的集成電路。
[0002]發(fā)明背景
[0003]消費者持續(xù)要求具有更高性能和更低成本的計算機系統(tǒng)。為了解決更高性能的需求，計算機芯片設(shè)計者已開發(fā)了在單個芯片上具有多個處理器核心的集成電路。此外，已開發(fā)了各種晶粒(die)堆疊集成技術(shù)，其將多核集成微處理器和相關(guān)聯(lián)的存儲器芯片封裝為單個組件。然而，存儲器芯片易受各種故障條件的影響。在用于堆疊晶粒配置的存儲器芯片的情況下，當(dāng)永久性故障發(fā)生時，無法在不更換堆疊中的所有其它芯片的情況下容易地更換存儲器芯片。
發(fā)明概要
[0004]提供了一種集成電路，其包括:存儲器，具有地址空間；和存儲器控制器，其耦合到存儲器以響應(yīng)于接收到的存儲器訪問而訪問地址空間。存儲器控制器進(jìn)一步訪問所述地址空間的第一部分中的多個數(shù)據(jù)元素，和所述地址空間的第二部分中與所述多個數(shù)據(jù)元素對應(yīng)的可靠性數(shù)據(jù)。
[0005]還提供了一種集成電路，其包括存儲器訪問產(chǎn)生電路和存儲器控制器。存儲器訪問產(chǎn)生電路在存儲器的地址空間中產(chǎn)生數(shù)據(jù)元素的存儲器訪問。存儲器控制器耦合到存儲器以用于響應(yīng)于接收到的存儲器訪問而訪問地址空間。存儲器控制器進(jìn)一步訪問地址空間的第一部分中的多個數(shù)據(jù)元素，和地址空間的第二部分中與多個數(shù)據(jù)元素對應(yīng)的可靠性數(shù)據(jù)。
[0006]提供了一種方法，其中從請求器接收第一數(shù)據(jù)元素的寫入訪問。針對數(shù)據(jù)元素計算可靠性數(shù)據(jù)。將數(shù)據(jù)元素存儲在地址空間的第一部分中，并將可靠性數(shù)據(jù)存儲在地址空間的第二部分中。
[0007]附圖簡述
[0008]圖1圖示根據(jù)一些實施方案的實施物理存儲器的第一多芯片模塊的透視圖。
[0009]圖2圖示根據(jù)一些實施方案的實施物理存儲器的第二多芯片模塊的透視圖。
[0010]圖3圖示根據(jù)一些實施方案的形成具有高可靠性存儲器控制器的集成電路的框圖。
[0011]圖4圖示根據(jù)一些實施方案的圖3的存儲器的地址空間的表示。
[0012]圖5圖示根據(jù)一些實施方案的圖3的存儲器的地址空間的另一表示。
[0013]圖6圖示根據(jù)一些實施方案的圖3的存儲器的地址空間的另一表示。
[0014]圖7圖示根據(jù)一些實施方案的圖3的存儲器的地址空間的另一表示。
[0015]圖8圖示根據(jù)一些實施方案的寫入數(shù)據(jù)的方法的流程圖。
[0016]圖9圖示根據(jù)一些實施方案的讀取數(shù)據(jù)的方法的流程圖。
[0017]在以下描述中，在不同附圖中的相同參考數(shù)字的使用指示相似或相同項目。除非另有說明，否則詞語“耦合的”及其相關(guān)聯(lián)的動詞形式包括通過本領(lǐng)域中已知的方式進(jìn)行的直接連接和間接電連接二者，且除非另有說明，否則直接連接的任何描述也暗含使用合適形式的間接電連接的替代實施方案。
【具體實施方式】
[0018]圖1圖示根據(jù)一些實施方案的實施物理存儲器的第一多芯片模塊的透視圖。多芯片模塊100大致包括多核處理器芯片120和存儲器芯片堆疊140。存儲器芯片堆疊140包括彼此上下堆疊的多個存儲器芯片。如在圖1中圖示，存儲器芯片堆疊140包括存儲器芯片142、存儲器芯片144、存儲器芯片146和存儲器芯片148。應(yīng)注意，一般來說，存儲器芯片堆疊140可包括比圖1中圖示的更多或更少的存儲器芯片。存儲器芯片堆疊140的每個單獨的存儲器芯片連接到存儲器芯片堆疊140的其它存儲器芯片，如適當(dāng)?shù)南到y(tǒng)操作所需。存儲器芯片堆疊140的每個單獨的存儲器芯片還連接到多核芯片120，如適當(dāng)?shù)南到y(tǒng)操作所需。
[0019]在操作中，多芯片模塊100的組件組合在單個集成電路封裝中，其中存儲器芯片堆疊140和多核芯片120對用戶而言表現(xiàn)為單個集成電路。使用垂直互連件(例如，通路或硅通孔)結(jié)合水平互連件來實現(xiàn)存儲器芯片堆疊140至多核芯片120的電連接。多核處理器晶粒120比存儲器芯片堆疊140中的存儲器芯片厚，并且物理支持處理器芯片堆疊140。當(dāng)與五個單獨的芯片進(jìn)行比較時，多芯片模塊100節(jié)省系統(tǒng)成本和板空間，同時總體上縮短組件訪問時間并提高系統(tǒng)性能。然而，存儲器芯片遭受各種可靠性問題。例如，本底輻射(諸如在環(huán)境中自然地發(fā)生或從半導(dǎo)體封裝材料中發(fā)射的α粒子)可攻擊位單元，導(dǎo)致值損壞。存儲器的重復(fù)使用還可導(dǎo)致其它故障。例如，在某些重要設(shè)備中的電迀移可能導(dǎo)致那些設(shè)備磨損:它們有效地變得更薄，從而增大它們的阻抗，并最終導(dǎo)致造成不正確的值被讀取的定時錯誤。其它類型的故障也是可能的。如果存儲器芯片發(fā)生故障，那么不存在更換故障的存儲器芯片的切實可行的方式。相反，用戶必須更換整個封裝，包括所有仍在工作的存儲器和處理器芯片，這是昂貴的選擇。
[0020]圖2圖示根據(jù)一些實施方案的實施物理存儲器的第二多芯片模塊200的透視圖。多芯片模塊200大致包括內(nèi)插器210、多核處理器芯片220和存儲器芯片堆疊240。內(nèi)插器210連接到多核芯片220的活動側(cè)。存儲器芯片堆疊240包括彼此上下堆疊的多個存儲器芯片。如在圖2中圖示，存儲器芯片堆疊240包括存儲器芯片242、存儲器芯片244、存儲器芯片246和存儲器芯片248。應(yīng)注意，一般來說，存儲器芯片堆疊240可包括比圖2中圖示的更多或更少的存儲器芯片。存儲器芯片堆疊240的每個單獨的存儲器芯片連接到存儲器芯片堆疊240的其它存儲器芯片，如適當(dāng)?shù)南到y(tǒng)操作所需。存儲器芯片堆疊240的每個單獨的存儲器芯片還連接到多核芯片220，如適當(dāng)?shù)南到y(tǒng)操作所需。在一些實施方案中，存儲器芯片堆疊240包括單個存儲器芯片。在一些實施方案中，多芯片模塊200包括如類似存儲器芯片堆疊240的一個以上存儲器芯片堆疊。
[0021]在操作中，多芯片模塊200的組件組合在單個封裝(圖2中未示出)中，且因此存儲器芯片堆疊240和多核芯片220對用戶而言表現(xiàn)為單個集成電路。使用垂直互連件(例如，通路或硅通孔)結(jié)合水平互連件來實現(xiàn)存儲器芯片堆疊240至多核芯片220的電連接。內(nèi)插器210提供物理支持和接口，以促進(jìn)將存儲器芯片堆疊240的每個單獨的存儲器芯片連接到多核芯片220。當(dāng)與五個單獨的芯片進(jìn)行比較時，多芯片模塊200節(jié)省系統(tǒng)成本和板空間，同時總體上縮短組件訪問時間并提高系統(tǒng)性能。多芯片模塊200將存儲器芯片堆疊240與多核處理器220分離，且因此允許多核處理器220的更好冷卻。然而，多芯片模塊200還遭受可靠性和可維修性問題，這是因為無法在不更換整個封裝的情況下容易地更換存在缺陷的存儲器芯片。
[0022]圖3圖示根據(jù)一些實施方案的形成具有高可靠性存儲器控制器的集成電路300的框圖。集成電路300大致包括在單個集成電路晶粒上實施的多核處理器310和存儲器350。
[0023]多核處理器310包括存儲器訪問產(chǎn)生電路320、隊列332、縱橫開關(guān)(XBAR) 334、高速輸入/輸出(I/O)控制器336和存儲器控制器340。存儲器訪問產(chǎn)生電路320包括被標(biāo)記為aCPUtl”的中央處理單元(CPU)核心322和被標(biāo)記為“CPU/’的CPU核心324。CPU核心322和324執(zhí)行存儲器訪問，以及傳輸并接收定義存儲器訪問的地址、數(shù)據(jù)和控制信號。隊列332連接到CPU核心322、CPU核心324和XBAR 334。XBAR 334連接到高速I/O控制器336和存儲器控制器340。高速I/O控制器336具有輸入/輸出(I/O)端口，以傳輸和接收至外圍設(shè)備的一組外部信號，所述輸入/輸出(I/O)端口在圖3中未示出，且被標(biāo)記為“I/O”。
[0024]存儲器控制器340包括錯誤校正碼(ECC)/循環(huán)冗余碼(CRC)計算(“comp”)電路342、動態(tài)隨機存取存儲器(DRAM)調(diào)度器344和物理接口(PHY) 346。ECC/CRC comp電路342和DRAM調(diào)度器344各自連接到PHY346。PHY 346具有提供被標(biāo)記為“控制”的一組信號的輸出端、提供被標(biāo)記為“BA”的一組存儲體地址信號的輸出端、提供被標(biāo)記為“地址”的一組信號的輸出端、和傳輸并接收被標(biāo)記為“數(shù)據(jù)”的一組信號的I/O端口。
[0025]存儲器350定義地址空間，并包括多個動態(tài)隨機存取存儲器(DRAM)芯片，其包括DRAM 352,DRAM 354,DRAM 356和DRAM 358。存儲器350可通過圖1的存儲器芯片堆疊140或圖2的存儲器芯片堆疊240實施。DRAM352、354、356和358可與由JEDEC發(fā)布的DDR 3雙倍數(shù)據(jù)速率(DDR)標(biāo)準(zhǔn)兼容，但在其它實施方案中，它們可與其它DDR和非DDR標(biāo)準(zhǔn)兼容。一般來說，DDR芯片各自具有一組存儲體。存儲器350中的每個DRAM芯片具有接收控制的輸出端、接收BA的輸出端、接收地址的