Pcb電路的制作方法
【專利摘要】本發(fā)明公開了一種PCB電路，包括：位于PCB板上的源端、負載端、以及連接所述源端和所述負載端的傳輸線；所述傳輸線通過調(diào)整寬度，使其阻抗與所述源端的阻抗適配。本發(fā)明的PCB電路，通過設置源端與負載端之間的傳輸線阻抗與源端阻抗匹配，從而取代了PCB上的大量串阻來抑制阻抗不匹配產(chǎn)生的反射，實施簡單，進而節(jié)省PCB布局空間，節(jié)省物料成本及PCB加工制造成本。
【專利說明】 PCB電路
【技術領域】
[0001]本發(fā)明涉及PCB【技術領域】，尤其涉及一種PCB電路。
【背景技術】
[0002]目前，PCB上的高速集成電路的信號切換時間小于1ns，如此高的邊沿速率導致PCB上的大量互連線由理想的導線變?yōu)閺碗s的傳輸線，因此引入了傳輸線阻抗的概念。傳輸線阻抗可以分為特征阻抗和直流阻抗。其中，特征阻抗針對交流信號(或者高頻信號)而言，直流阻抗針對直流信號而言。傳輸線有直流阻抗(或者說電阻)，也有特征阻抗，直流阻抗的值可能會遠小于傳輸線的特征阻抗，并且與線長度直接相關，而特征阻抗與線長度無關。本發(fā)明所討論的傳輸線阻抗都指傳輸線特征阻抗。
[0003]PCB上傳輸?shù)男盘柌皇д?，就需要考慮傳輸線阻抗的匹配問題，即保證源端與負載端之間的信號傳輸路徑上的傳輸線阻抗與負載阻抗或源阻抗適配。假如PCB上的信號傳輸有阻抗不匹配的地方，就會產(chǎn)生信號的反射，從而產(chǎn)生過沖、下沖、振鈴等信號完整性問題。這些信號的畸變會導致時鐘線上的誤觸發(fā)，以及總線上的錯誤數(shù)據(jù)，甚至是系統(tǒng)不工作。
[0004]為了避免PCB傳輸線路中的傳輸線阻抗不匹配，大多數(shù)情況下，設計者選擇使用端接方法。通常所采用的端接方式有兩種:一種是使負載阻抗與傳輸線阻抗匹配，即并行端接；另一種是使源阻抗與傳輸線阻抗匹配，即串行端接。由于串行端接較并行端接簡單，因此PCB上大多會采用串行端接方法，即在源端串接電阻。參見圖1的PCB板101，在晶振102 (源端)與時鐘電路103 (負載端)連接的電路中，晶振102輸出串接電阻104再到時鐘電路103，以保證傳輸線阻抗與晶振102匹配。
[0005]源端與負載端之間使用串阻來抑制阻抗不匹配產(chǎn)生的反射，這種方式使得布線復雜的PCB板上存在大量的匹配串阻，不僅占用了寶貴的PCB布局空間，同時也增加了物料成本和PCB的加工制造成本。

【發(fā)明內(nèi)容】

[0006]有鑒于此，本發(fā)明提出一種PCB電路，以解決上述問題。
[0007]為達到上述目的，本發(fā)明實施例的技術方案是這樣實現(xiàn)的:
[0008]一種PCB電路，包括:位于PCB板上的源端、負載端、以及連接所述源端和所述負載端的傳輸線；
[0009]所述傳輸線通過調(diào)整寬度，使其阻抗為與所述源端的阻抗適配。
[0010]優(yōu)選地，所述源端為晶振。
[0011]優(yōu)選地，所述負載端為時鐘驅(qū)動器。
[0012]優(yōu)選地，當所述傳輸線的寬度w與所述傳輸線到PCB板基面之間的距離h的比值w/h<2 時，
[0013]所述傳輸線的阻抗z為
【權利要求】
1.一種PCB電路，其特征在于，包括:位于PCB板上的源端、負載端、以及連接所述源端和所述負載端的傳輸線； 所述傳輸線通過調(diào)整寬度，使其阻抗為與所述源端的阻抗適配。
2.根據(jù)權利要求1所述的PCB電路，其特征在于，所述源端為晶振。
3.根據(jù)權利要求1所述的PCB電路，其特征在于，所述負載端為時鐘驅(qū)動器。
4.根據(jù)權利要求1所述的PCB電路，其特征在于，當所述傳輸線的寬度w與所述傳輸線到PCB板基面之間的距離h的比值w/h〈2時， 所述傳輸線的阻抗z為
5.根據(jù)權利要求1所述的PCB電路，其特征在于，當所述傳輸線的寬度w與所述傳輸線到PCB板基面之間的距離h的比值w/h>2時， 所述傳輸線的阻抗z為

6.根據(jù)權利要求1所述的PCB電路，其特征在于，所述傳輸線的阻抗為所述源端的阻抗±10歐姆的范圍內(nèi)。
7.根據(jù)權利要求6所述的PCB電路，其特征在于，所述傳輸線的阻抗為所述源端的阻抗+ (5~10)歐姆的范圍內(nèi)。
【文檔編號】H05K1/02GK104039075SQ201410263557
【公開日】2014年9月10日 申請日期:2014年6月13日 優(yōu)先權日:2014年6月13日
【發(fā)明者】吳旦, 陳忠建 申請人:杭州華三通信技術有限公司