專利名稱：電子鎮(zhèn)流器半橋驅(qū)動芯片中的自適應死區(qū)時間控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電子電路技術(shù)領(lǐng)域，涉及模擬集成電路，特別是一種自適應死區(qū)時間控制電路，可用于熒光燈電子鎮(zhèn)流器中。
背景技術(shù)：
目前電子鎮(zhèn)流器中應用最為廣泛的輸出結(jié)構(gòu)是半橋逆變器連接串聯(lián)諧振并聯(lián)負載SRPL諧振網(wǎng)絡，為了避免因半橋逆變器電路工作于非零電壓開關(guān)狀態(tài)，而導致增加開關(guān)損耗甚至損壞功率開關(guān)管的情況，幾乎所有電子鎮(zhèn)流器控制芯片都會設置死區(qū)時間。在死區(qū)時間內(nèi)，半橋逆變器高側(cè)開關(guān)管及低側(cè)開關(guān)管均截止，使得高側(cè)或低側(cè)開關(guān)管導通時，其兩端電壓為零。傳統(tǒng)電子鎮(zhèn)流器采用固定的死區(qū)時間來使電子鎮(zhèn)流器達到零電壓開關(guān)ZVS狀態(tài)， 但由于這種零電壓開關(guān)ZVS條件的不確定，固定死區(qū)時間的設置存在以下問題若死區(qū)時間過小，則電子鎮(zhèn)流器在運行時容易進入非零電壓開關(guān)狀態(tài)，在該狀態(tài)下會出現(xiàn)開關(guān)損耗增大甚至損壞功率開關(guān)管的情況；若死區(qū)時間過大，則會使電子鎮(zhèn)流器的死區(qū)效應更加嚴重，導致電子鎮(zhèn)流器輸出信號的低次諧波含量增加，降低了電子鎮(zhèn)流器的效率。

發(fā)明內(nèi)容
本發(fā)明的目的在于避免上述現(xiàn)有技術(shù)的不足，提供了一種集成于電子鎮(zhèn)流器半橋驅(qū)動芯片中的自適應死區(qū)時間控制電路，該電路通過一個控制環(huán)路自動調(diào)節(jié)死區(qū)時間，使死區(qū)時間穩(wěn)定在設定的上下門限值之間，以避免非零電壓開關(guān)造成的開關(guān)損耗，減小死區(qū)效應，降低電子鎮(zhèn)流器輸出信號的低次諧波含量，提高電子鎮(zhèn)流器的效率。為實現(xiàn)上述目的，本發(fā)明包括死區(qū)生成電路、下降沿檢測電路以及調(diào)節(jié)電路。包括死區(qū)生成電路、調(diào)節(jié)電路和下降沿檢測電路，調(diào)節(jié)電路連接在死區(qū)生成電路和下降沿檢測電路之間，用于產(chǎn)生控制電壓信號；下降沿檢測電路用于將檢測到的芯片外部半橋的輸出電壓的下降沿轉(zhuǎn)換為下門限電壓信號Vl和上門限電壓信號V2，并將該下上門限電壓信號VI、V2傳輸?shù)秸{(diào)節(jié)電路；調(diào)節(jié)電路將產(chǎn)生的控制電壓信號Vct傳輸?shù)剿绤^(qū)生成電路；死區(qū)生成電路用于產(chǎn)生低側(cè)驅(qū)動信號VL和高側(cè)驅(qū)動信號VH至芯片外部半橋，并輸出電壓信號DT再反饋給調(diào)節(jié)電路，以調(diào)節(jié)電控制壓信號Vct的大小。所述的死區(qū)生成電路，包括第一可控延遲電路、第二可控延遲電路、第四反相器 INV4以及或邏輯門0R1，第一可控延遲電路的第一輸入端mi接時鐘信號OSC的反相信號， 第二輸入端IN2接調(diào)節(jié)電路產(chǎn)生的控制電壓信號Vct，輸出低側(cè)驅(qū)動信號VL至芯片外部半橋；第二可控延遲電路的第一輸入端mi接時鐘信號0SC，第二輸入端IN2接控制電壓信號 Vct,輸出高側(cè)驅(qū)動信號VH至芯片外部半橋；低側(cè)驅(qū)動信號VL和高側(cè)驅(qū)動信號VH相或后輸出電壓信號DT，其負脈寬表示死區(qū)時間的大小。該可控延遲電路，包括第一 NMOS管M1、第一基準電流源I1、電容C1和第一比較器C0MP1，第一基準電流源I1正極接電源VDD，其負極與電容C1的一端、第一 NMOS管M1的漏極和第一比較器COMPl的同相端并聯(lián)；第一 NMOS管M1的源級與電容C1的另一端并聯(lián)接地，其柵極作為該可控延遲電路的第一輸入端mi ；第一比較器COMPl的反相端作為該可控延遲電路的第二輸入端IN2，其輸出作為該可控延遲電路的輸出端OUT。所述的下降沿檢測電路，包括第一反相器INV1、第二反相器INV2、第三反相器 INV3、第一 PMOS管M4、第一延遲網(wǎng)絡、第二比較器C0MP2及電阻Rl、R2 ；電阻Rl和R2構(gòu)成電阻分壓網(wǎng)絡，其輸入端接芯片外部半橋的輸出電壓，其輸出端接第二比較器C0MP2的同相端；第一 PMOS管M4的柵極接時鐘信號OSC的反相信號，其源級接電源VDD，其漏極接第二比較器C0MP2的輸出端和第一反相器INVl的輸入端；第一反相器INVl的輸出端接第二反相器INV2的輸入端；第二反相器INV2的輸出端作為下門限電壓信號VI，該下門限電壓信號Vl通過第一延遲網(wǎng)絡延時后產(chǎn)生上門限電壓信號V2。所述的調(diào)節(jié)電路包括狀態(tài)檢測電路和控制電壓生成電路，狀態(tài)檢測電路的第一輸入端Tl接時鐘信號0SC，第二輸入端T2接死區(qū)生成電路的輸出電壓信號DT，第三輸入端 T3接下門限電壓信號Vl，第四輸入端接T4上門限電壓信號V2，該狀態(tài)檢測電路輸出第一脈沖信號DM和第二脈沖信號DL到控制電壓生成電路；控制電壓生成電路的第一輸入端Pl 和第二輸入端P2分別接2V基準電壓和3. 5V基準電壓，其第三輸入端P3接使能信號EN，輸出控制電壓信號VCT。本發(fā)明的優(yōu)點是1.本發(fā)明可通過死區(qū)生成電路和調(diào)節(jié)電路構(gòu)成的反饋控制環(huán)路自動調(diào)節(jié)死區(qū)時間，調(diào)節(jié)過程不需要人為操作，實現(xiàn)了死區(qū)時間的自適應調(diào)節(jié)。2.本發(fā)明由于通過下降沿檢測電路自動設定死區(qū)時間的上、下門限，這樣不僅避免了因死區(qū)過小而造成的開關(guān)損耗，還減小了因死區(qū)過大而造成的死區(qū)效應，提高了電子鎮(zhèn)流器的效率。3.本發(fā)明可使用標準CMOS工藝實現(xiàn)，集成于電子鎮(zhèn)流器半橋驅(qū)動芯片中，無需增加芯片外圍電路器件，也無需增加芯片引腳，降低了系統(tǒng)設計的成本。


圖1是本發(fā)明的電路的框圖；圖2是本發(fā)明的主要電路原理圖；圖3是本發(fā)明死區(qū)生成電路中的可控延遲電路原理圖；圖4是本發(fā)明調(diào)節(jié)電路中的狀態(tài)檢測電路原理圖；圖5是調(diào)節(jié)電路中的控制電壓生成電路原理圖；圖6是本發(fā)明在死區(qū)時間過小時的調(diào)節(jié)操作仿真波形圖；圖7是本發(fā)明在死區(qū)時間過大時的調(diào)節(jié)操作仿真波形圖。
具體實施例方式以下參照附圖對本發(fā)明作進一步詳細描述。參照圖1和圖2，外圍振蕩器產(chǎn)生時鐘信號傳輸給本發(fā)明的自適應死區(qū)時間控制電路；外圍基準電壓模塊產(chǎn)生2V及3. 5V的基準電壓傳輸至調(diào)節(jié)電路2，外圍啟動電路產(chǎn)生使能信號EN傳輸?shù)秸{(diào)節(jié)電路2 ；外圍半橋的輸出電壓VS傳輸給下降沿檢測電路3，同時通過外圍諧振電路輸出至熒光燈。本發(fā)明的自適應死區(qū)時間控制電路包括死區(qū)生成電路1、調(diào)節(jié)電路2和下降沿檢測電路3，其中死區(qū)生成電路1包括兩個結(jié)構(gòu)相同的可控延遲電路6， 調(diào)節(jié)電路2包括狀態(tài)檢測電路4和控制電壓生成電路5。所述第一可控延遲電路的第一輸入端mi接時鐘信號OSC的反相信號，第二輸入端IN2接調(diào)節(jié)電路產(chǎn)生的控制電壓信號Vct，輸出低側(cè)驅(qū)動信號VL至芯片外部半橋，低側(cè)驅(qū)動信號VL的上升沿相對于時鐘信號OSC的反相信號的上升沿有一定延遲，該延遲時間與控制電壓信號Vct成正比例關(guān)系；所述第二可控延遲電路的第一輸入端mi接時鐘信號0SC， 第二輸入端IN2接控制電壓信號VCT，輸出高側(cè)驅(qū)動信號VH至芯片外部半橋，高側(cè)驅(qū)動信號 VH的上升沿相對于時鐘信號OSC的上升沿有一定延遲，該延遲時間與控制電壓信號Vct成正比例關(guān)系；低側(cè)驅(qū)動信號VL和高側(cè)驅(qū)動信號VH相或后輸出電壓信號DT，其負脈寬表示死區(qū)時間td的大小，該死區(qū)時間td的大小與控制電壓信號Vct成正比例關(guān)系。所述下降沿檢測電路3用于檢測芯片外部半橋的輸出電壓VS的下降時間，它包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第一 PMOS管M4、第一延遲網(wǎng)絡、第二比較器C0MP2及電阻R1、R2 ；電阻R1、R2構(gòu)成電阻分壓網(wǎng)絡，將較高的外部半橋輸出電壓VS
轉(zhuǎn)換成較低的電壓Y7^x欣接第二比較器C0MP2的反相端；第一 PMOS管M4的柵極接時 Kl + K2
鐘信號OSC的反相信號，其源級接電源VDD，其漏極接第二比較器C0MP2的輸出端，只有在時鐘信號OSC為低電平時，第一 PMOS管M4截止，第二比較器C0MP2才開始工作；第二比較器
C0MP2將低的電壓^^ χ欣與地電平進行比較，其輸出信號經(jīng)過兩級反相器INVl和INV2 Kl + K2
整形后，作為下門限電壓信號VI，該下門限電壓信號Vl通過第一延遲網(wǎng)絡延時后產(chǎn)生上門限電壓信號V2 ；下門限電壓信號Vl和上門限電壓信號V2的上升沿分別表示死區(qū)時間、可調(diào)節(jié)范圍的下門限值tfl和上門限值tf2 ；第一延遲網(wǎng)絡的延遲時間為tdl，則tf2 = tfl+tdl ； 當電子鎮(zhèn)流器發(fā)生死區(qū)時間過大的情況時，死區(qū)時間td大于上門限值tf2 ；當電子鎮(zhèn)流器發(fā)生死區(qū)時間過小的情況時，死區(qū)時間td和下門限值tfl相等。所述狀態(tài)檢測電路4的第一輸入端Tl接時鐘信號0SC，第二輸入端T2接死區(qū)生成電路的輸出電壓信號DT，第三輸入端T3接下門限電壓信號Vl，第四輸入端接T4上門限電壓信號V2，該狀態(tài)檢測電路輸出第一脈沖信號DM和第二脈沖信號DL到控制電壓生成電路； 當出現(xiàn)出現(xiàn)死區(qū)時間過小的情況時，第一電壓脈沖信號DM出現(xiàn)一個300ns的正脈沖；當出現(xiàn)死區(qū)時間過大的情況時，信號DL出現(xiàn)一個脈寬為tex的正脈沖，其中tex = td-tf2 ；當死區(qū)時間td介于下門限時間tfl和上門限時間tf2之間時，表示死區(qū)時間適中，此時第一電壓脈沖信號DM和第二電壓脈沖信號DL都將保持低電平。所述控制電壓生成電路5的第一輸入端Pl和第二輸入端P2分別接2V基準電壓和3. 5V基準電壓，其第三輸入端P3接由外圍啟動電路輸出的使能信號EN，輸出控制電壓信號VCT。當?shù)谝浑妷好}沖信號信號DM出現(xiàn)一個300ns的正脈沖時，第三NMOS管M3導通， 第三基準電流源I3對電容Cct充電300ns，控制電壓信號Vct上升以使死區(qū)生成電路1上調(diào)
死區(qū)時間，死區(qū)時間上調(diào)量為=^^doom ’這是一個較大的上調(diào)量，即當死區(qū)時間
11 xk^ CT
過小時，控制電壓生成電路5采取過量調(diào)節(jié)，使死區(qū)時間在一個時鐘周期內(nèi)進入過大的狀態(tài)；當控制電壓Vct上升到3. 5V基準電壓時，Vct被箝位在3. 5V，死區(qū)時間被箝位在最大值
6tm ；當?shù)诙妷好}沖信號DL出現(xiàn)一個脈寬為tex的正脈沖時，控制電壓信號Vct下降以使死區(qū)生成電路1下調(diào)死區(qū)時間，死區(qū)時間下調(diào)量為Δ /’其中tex恰好是電壓信號
11 X L CT
DT的上升沿與上門限電壓信號V2的上升沿的間隔時間的大小，即當死區(qū)時間過小時，控制電壓生成電路5采取適量調(diào)節(jié)，使死區(qū)時間在一個時鐘周期內(nèi)進入適中的狀態(tài)；若第一電壓脈沖DM和第二電壓脈沖信號DL都保持低電平，則控制電壓Vct保持不變，死區(qū)時間將保持不變。參照圖3，可控延遲電路6包括第一 NMOS管M1、第一基準電流源I1、電容C1和第一比較器COMPl ；第一基準電流源I1正極接電源VDD，其負極與電容C1的一端、第一 NMOS管 M1的漏極和第一比較器COMPl的同相端并聯(lián)；第一 NMOS管M1的源級與電容C1的另一端并聯(lián)接地，其柵極作為該可控延遲電路的第一輸入端mi ；第一比較器COMPl的反相端作為該可控延遲電路的第二輸入端IN2，其輸出作為該可控延遲電路的輸出端OUT。當?shù)谝惠斎攵?INl為高電平時，第一基準電流源I1對電容C1充電，當C1上的電壓達到第二輸入端IN2的電平大小時，第一比較器C0MP1的輸出端OUT的狀態(tài)才翻轉(zhuǎn)為高電平，當?shù)谝惠斎攵薽i的電平翻轉(zhuǎn)為低電平時，第一 NMOS管M1導通，C1迅速放電，輸出端OUT的電平也迅速翻轉(zhuǎn)為低電平。輸出端OUT的上升沿相對于第一輸入端mi的上升沿的延遲時間即為死區(qū)時間td ；
該死去時間td與控制電壓Vct成正比例關(guān)系A =〒°參照圖4，本發(fā)明的狀態(tài)檢測電路4包括第一觸發(fā)器DFF1、第二觸發(fā)器DFF2、第三觸發(fā)器DFF3、第四觸發(fā)器DFF4及第二延遲網(wǎng)絡，所述第一觸發(fā)器DFFl的輸入端Dl接電壓信號DT，其時鐘端CKl接下門限電壓信號VI，其輸出端Ql輸出第一電壓脈沖信號DM，其反相輸出端XQl的輸出信號經(jīng)第二延遲網(wǎng)絡延時后傳輸回DFFl的清零端CRl ；其中第二延遲網(wǎng)絡的時延為300ns，當電壓信號DT的上升沿出現(xiàn)在下門限電壓信號Vl的上升沿之后時，表示死區(qū)時間沒有出現(xiàn)過小的情況，第一電壓脈沖信號DM保持低電平；當電壓信號DT 的上升沿出現(xiàn)在下門限電壓信號Vl的上升沿之前時，表示死區(qū)時間過小，第一電壓脈沖信號DM將出現(xiàn)一個300ns脈寬的正脈沖；所述第二觸發(fā)器DFF2的輸入端D2接電源VDD，其時鐘端CK2接電壓信號DT，其清零端CR2接時鐘信號0SC，其輸出端Q2懸空，其反相輸出端 XQ2接第四觸發(fā)器DFF4的輸入端D4及清零端CR4 ；第二觸發(fā)器DFF2的作用是將電壓信號 DT的上升沿單獨取出并傳輸至第四觸發(fā)器DFF4 ；第三觸發(fā)器DFF3的輸入端D3接電源VDD， 其時鐘端CK3接上門限電壓信號V2，其清零端CR3接時鐘信號0SC，其輸出端Q3接第四觸發(fā)器DFF4的輸入端CK4，其反相輸出端XQ3懸空；第三觸發(fā)器DFF3的作用是將上門限電壓信號V2的上升沿單獨取出并傳輸至第四觸發(fā)器DFF4;第四觸發(fā)器DFF4的輸出端Q4輸出第二電壓脈沖信號DL。當電壓信號DT的上升沿出現(xiàn)在上門限電壓信號V2的上升沿之前時， 表示死區(qū)時間沒有出現(xiàn)過大的情況，第二電壓脈沖信號DL保持低電平；當電壓信號DT的上升沿出現(xiàn)在上門限電壓信號V2的上升沿之后時，表示死區(qū)時間過大，第二電壓脈沖信號DM 將出現(xiàn)一個正脈沖，該正脈沖的脈寬tex恰好是電壓信號DT的上升沿與上門限電壓信號V2 的上升沿的間隔時間的大小。參照圖5，本發(fā)明控制電壓生成電路5主要由第三比較器C0MP3，第二基準電流源 I2、第三基準電流源13，兩個NMOS管M2、M3，三個傳輸門TG1、TG2、TG3，兩個緩沖器BUF1、BUF2 及電容Cct組成，芯片剛上電時，使能信號EN為低電平，第一傳輸門TGl導通，使2V基準電壓通過第二緩沖器BUF2對電容Cct進行恒壓充電，使得電容Cct上所存出電壓的初始值為 2V;芯片上電結(jié)束時，使能信號EN翻轉(zhuǎn)為高電平，第一傳輸門TGl截止，斷開2V基準電壓對電容Cct的充電通路；第二基準電流源I2與第二 NMOS管M2串聯(lián)接電容Cct的一端，當出現(xiàn)死區(qū)時間過大的情況時，第二電壓脈沖信號DL出現(xiàn)脈寬為tex正脈沖時，第二 NMOS管M2導通，使第二基準電流源I2對電容Cct進行恒流放電，放電時間為，電容Cct上所存儲的電壓下降；第三基準電流源I3與第三NMOS管M3串聯(lián)接電容Cct的一端，當出現(xiàn)死區(qū)時間過小的情況時，第一電壓脈沖信號DM出現(xiàn)脈寬為300ns的正脈沖時，第三NMOS管M3導通，使第三基準電流源I3對電容Cct進行恒流充電，充電時間為300ns，電容Cct上所存儲的電壓上升； 第二傳輸門TG2在箝位電壓信號MAX為低電平時導通，將電容Cct上所存儲的電壓通過第一緩沖器BUFl輸出為控制電壓信號Vct ；當控制電壓信號Vct上升至3. 5V基準電壓時，第三比較器C0MP3輸出的箝位電壓信號MAX翻轉(zhuǎn)為高電平，第二傳輸門TG2截止，第三傳輸門TG3 導通，第一緩沖器BUFl輸入將WCct上所存儲的電壓切換為3. 5V基準電壓，此時控制電壓信號Vct被箝位在最大值3. 5V，相應地死區(qū)時間被箝位在最大值tm。本發(fā)明的效果可通過以下仿真進一步說明1)仿真條件本發(fā)明應用于一款工作頻率為50kHz的電子鎮(zhèn)流器半橋驅(qū)動芯片中，使用Cadence軟件進行仿真，仿真溫度為25°C，電源電壓為5V，使用標準CMOS工藝。2)仿真內(nèi)容與結(jié)果仿真1，給定芯片外部半橋的輸出電壓VS，其上升沿和下降沿均設定為2. 5us,使電子鎮(zhèn)流器的初始狀態(tài)為死區(qū)過小狀態(tài)，通過本發(fā)明的電路產(chǎn)生第一脈沖信號DM和第二脈沖信號DL，通過本發(fā)明的電路調(diào)節(jié)電壓信號DT和控制電壓信號Vct，其結(jié)果如圖6所示， 圖6 (a)為給定的芯片外部半橋的輸出電壓VS，圖6 (b)為電壓信號DT的仿真結(jié)果，圖6 (c) 為控制電壓信號VctW仿真結(jié)果，圖6(d)為第一脈沖信號DM的仿真結(jié)果，圖6(e)為第二脈沖信號DL的仿真結(jié)果。從圖6可見，電子鎮(zhèn)流器的初始死區(qū)時間過小，第一個時鐘周期采取過量調(diào)節(jié)，第一脈沖信號DM輸出一個正脈沖，控制電壓Vct信號上升，電壓信號DT的負脈寬變寬，使電子鎮(zhèn)流器進入死區(qū)過大的狀態(tài)，第二個時鐘周期采取適量調(diào)節(jié)，第二脈沖信號 DL出現(xiàn)一個正脈沖，控制電壓Vct信號適量下降，電壓信號DT的負脈寬變窄，使電子鎮(zhèn)流器進入死區(qū)適中的狀態(tài)，整個調(diào)節(jié)過程用了兩個時鐘周期。仿真2，給定芯片外部半橋的輸出電壓VS，其上升沿和下降沿均設定為1. 5us,使電子鎮(zhèn)流器的初始狀態(tài)為死區(qū)過小狀態(tài)，通過本發(fā)明的電路產(chǎn)生第一脈沖信號DM和第二脈沖信號DL，通過本發(fā)明的電路調(diào)節(jié)電壓信號DT和控制電壓信號Vct，其結(jié)果如圖7所示， 圖7 (a)為給定的芯片外部半橋的輸出電壓VS，圖7 (b)為電壓信號DT的仿真結(jié)果，圖7 (c) 為控制電壓信號VctW仿真結(jié)果，圖7(d)為第一脈沖信號DM的仿真結(jié)果，圖7(e)為第二脈沖信號DL的仿真結(jié)果。從圖7可見，電子鎮(zhèn)流器的初始死區(qū)時間過大，第一個時鐘周期采取適量調(diào)節(jié)，第一脈沖信號DM保持低電平，第二脈沖信號DL出現(xiàn)一個正脈沖，控制電壓信號Vct適量下降，電壓信號DT的負脈寬變窄，使電子鎮(zhèn)流器進入死區(qū)適中的狀態(tài)，整個調(diào)節(jié)過程用了一個時鐘周期。以上僅是本發(fā)明的一個最佳實例，不構(gòu)成對本發(fā)明的任何限制，顯然在本發(fā)明的構(gòu)思下，可以對其電路進行不同的變更與改進，但這些均在本發(fā)明的保護之列。
權(quán)利要求
1.一種電子鎮(zhèn)流器半橋驅(qū)動芯片中的自適應死區(qū)時間控制電路，其特征在于包括死區(qū)生成電路(1)、調(diào)節(jié)電路( 和下降沿檢測電路(3)，調(diào)節(jié)電路( 連接在死區(qū)生成電路(1)和下降沿檢測電路C3)之間，用于產(chǎn)生控制電壓信號；下降沿檢測電路C3)用于將檢測到的芯片外部半橋的輸出電壓的下降沿轉(zhuǎn)換為下門限電壓信號Vl和上門限電壓信號V2， 并將該下上門限電壓信號VI、V2傳輸?shù)秸{(diào)節(jié)電路；調(diào)節(jié)電路( 將產(chǎn)生的控制電壓信號Vct 傳輸?shù)剿绤^(qū)生成電路；死區(qū)生成電路(1)用于產(chǎn)生低側(cè)驅(qū)動信號VL和高側(cè)驅(qū)動信號VH至芯片外部半橋，并輸出電壓信號DT再反饋給調(diào)節(jié)電路(3)，以調(diào)節(jié)電控制壓信號Vct的大小。
2.根據(jù)權(quán)利要求書1所述的自適應死區(qū)時間控制電路，其特征在于所述的死區(qū)生成電路，包括第一可控延遲電路、第二可控延遲電路、第四反相器INV4以及或邏輯門0R1，第一可控延遲電路的第一輸入端mi接時鐘信號OSC的反相信號，第二輸入端IN2接調(diào)節(jié)電路產(chǎn)生的控制電壓信號Vct，輸出低側(cè)驅(qū)動信號VL至芯片外部半橋；第二可控延遲電路的第一輸入端mi接時鐘信號0SC，第二輸入端IN2接控制電壓信號Vct，輸出高側(cè)驅(qū)動信號VH至芯片外部半橋；低側(cè)驅(qū)動信號VL和高側(cè)驅(qū)動信號VH相或后輸出電壓信號DT，其負脈寬表示死區(qū)時間的大小。
3.根據(jù)權(quán)利要求書2所述的自適應死區(qū)時間控制電路，其特征在于所述的可控延遲電路，包括第一 NMOS管禮、第一基準電流源I1、電容C1和第一比較器C0MP1，第一基準電流源 I1正極接電源VDD，其負極與電容C1的一端、第一 NMOS管M1的漏極和第一比較器COMPl的同相端并聯(lián)；第一NMOS管M1的源級與電容C1的另一端并聯(lián)接地，其柵極作為該可控延遲電路的第一輸入端mi ；第一比較器COMPl的反相端作為該可控延遲電路的第二輸入端IN2， 其輸出作為該可控延遲電路的輸出端OUT。
4.根據(jù)權(quán)利要求書1所述的自適應死區(qū)時間控制電路，其特征在于所述的下降沿檢測電路，包括第一反相器INVl、第二反相器INV2、第三反相器INV3、第一 ？1 )5管禮、第一延遲網(wǎng)絡、第二比較器C0MP2及電阻Rl、R2 ；電阻Rl和R2構(gòu)成電阻分壓網(wǎng)絡，其輸入端接芯片外部半橋的輸出電壓，其輸出端接第二比較器C0MP2的同相端；第一 PMOS管M4的柵極接時鐘信號OSC的反相信號，其源級接電源VDD，其漏極接第二比較器C0MP2的輸出端和第一反相器INVl的輸入端；第一反相器INVl的輸出端接第二反相器INV2的輸入端；第二反相器 INV2的輸出端作為下門限電壓信號VI，該下門限電壓信號Vl通過第一延遲網(wǎng)絡延時后產(chǎn)生上門限電壓信號V2。
5.根據(jù)權(quán)利要求書1所述的自適應死區(qū)時間控制電路，其特征在于所述的調(diào)節(jié)電路(2)包括狀態(tài)檢測電路(4)和控制電壓生成電路(5)，狀態(tài)檢測電路(4)的第一輸入端Tl 接時鐘信號0SC，第二輸入端T2接死區(qū)生成電路的輸出電壓信號DT，第三輸入端T3接下門限電壓信號VI，第四輸入端接T4上門限電壓信號V2，該狀態(tài)檢測電路(4)輸出第一脈沖信號DM和第二脈沖信號DL到控制電壓生成電路；控制電壓生成電路(5)的第一輸入端Pl和第二輸入端P2分別接2V基準電壓和3. 5V基準電壓，其第三輸入端P3接使能信號EN，輸出控制電壓信號VCT。
6.根據(jù)權(quán)利要求書5所述的自適應死區(qū)時間控制電路，其特征在于所述的狀態(tài)檢測電路(4)包括第一觸發(fā)器DFF1、第二觸發(fā)器DFF2、第三觸發(fā)器DFF3、第四觸發(fā)器DFF4及第二延遲網(wǎng)絡，所述第一觸發(fā)器DFFl的輸入端Dl接電壓信號DT，其時鐘端CKl接下門限電壓信號VI，其輸出端Ql輸出第一電壓脈沖信號DM，其反相輸出端XQl的輸出信號經(jīng)第二延遲網(wǎng)絡延時后傳輸回DFFl的清零端CRl ；所述第二觸發(fā)器DFF2的輸入端D2接電源VDD，其時鐘端CK2接電壓信號DT，其清零端CR2接時鐘信號0SC，其輸出端Q2懸空，其反相輸出端XQ2 接第四觸發(fā)器DFF4的輸入端D4及清零端CR4 ；第三觸發(fā)器DFF3的輸入端D3接電源VDD， 其時鐘端CK3接上門限電壓信號V2，其清零端CR3接時鐘信號0SC，其輸出端Q3接第四觸發(fā)器DFF4的輸入端CK4，其反相輸出端XQ3懸空；第四觸發(fā)器DFF4的輸出端Q4輸出第二電壓脈沖信號DL。
7.根據(jù)權(quán)利要求書5所述的自適應死區(qū)時間控制電路，其特征在于所述的控制電壓生成電路( 包括第三比較器C0MP3、第二基準電流源I2、第三基準電流源I3、兩個NMOS管 (M2, M3)、三個傳輸門(TGI, TG2，TG3)、兩個緩沖器(BUF1, BUF2)及電容Cct ；第二基準電流源I2與第二 NMOS管M2串聯(lián)接電容Cct的一端，當?shù)诙妷好}沖信號DL出現(xiàn)正脈沖時，第二 NMOS管M2導通，使第二基準電流源I2對電容Cct進行恒流放電；第三基準電流源I3與第三 NMOS管M3串聯(lián)接電容Cct的一端，當?shù)谝浑妷好}沖信號DM出現(xiàn)正脈沖時，第三NMOS管M3導通，使第三基準電流源I3對電容Cct進行恒流充電；第一傳輸門TGl在使能電壓信號EN為低電平時導通，使2V基準電壓通過第二緩沖器BUF2對電容Cct進行恒壓充電；第二傳輸門 TG2在箝位電壓信號MAX為低電平時導通，將電容Cct上所存儲的電壓通過第一緩沖器BUFl 輸出為控制電壓信號Vct ；當控制電壓信號Vct大于3. 5V基準電壓時，第三比較器C0MP3輸出的箝位電壓信號MAX翻轉(zhuǎn)為高電平；第三傳輸門TG3在箝位電壓信號MAX為高電平時導通，將3. 5V基準電壓通過第一緩沖器BUFl輸出為控制電壓VCT。
全文摘要
本發(fā)明公開了一種集成于電子鎮(zhèn)流器半橋驅(qū)動芯片中的自適應死區(qū)時間控制電路，主要解決傳統(tǒng)電子鎮(zhèn)流器因死區(qū)時間固定而導致的開關(guān)損耗過大或死區(qū)效應嚴重的問題。本發(fā)明的自適應死區(qū)時間控制電路包括下降沿檢測電路、調(diào)節(jié)電路以及死區(qū)生成電路，其中下降沿檢測電路將檢測到的芯片外部半橋的輸出電壓轉(zhuǎn)換為上、下門限電壓信號傳輸?shù)秸{(diào)節(jié)電路；調(diào)節(jié)電路判斷當前死區(qū)時間是否在上、下門限之間，并根據(jù)判斷結(jié)果產(chǎn)生控制電壓信號傳輸?shù)剿绤^(qū)生成電路；死區(qū)生成電路根據(jù)控制電壓信號生成死區(qū)時間，并將死區(qū)時間反饋給調(diào)節(jié)電路，該死區(qū)時間最終將穩(wěn)定在上、下門限值之間。本發(fā)明減小了電子鎮(zhèn)流器的開關(guān)損耗和死區(qū)效應，提高了電子鎮(zhèn)流器的效率。
文檔編號H05B41/36GK102256425SQ201110171669
公開日2011年11月23日 申請日期2011年6月23日 優(yōu)先權(quán)日2011年6月23日
發(fā)明者何惠森, 劉福博, 來新泉, 田磊, 袁冰 申請人:西安電子科技大學