一種基于dma的基帶信號處理系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及信號處理技術(shù)領(lǐng)域，特別涉及一種基于DMA的基帶信號處理系統(tǒng)。
【背景技術(shù)】
[0002]隨著無線通信物理層協(xié)議越來越復(fù)雜，無線通信物理層協(xié)議的硬件實現(xiàn)通常由微處理器及多個信號處理模塊(DSP)共同組成，成為一個片上總線(SOC)系統(tǒng)。其中每個DSP模塊負(fù)責(zé)相應(yīng)的信號處理算法，比如自動增益控制(AGC)、信號定時、無線信道估計及補償?shù)?。微處理器按照一定的算法，控制各個DSP模塊有序工作，最終完成復(fù)雜的信號處理流程。其存在的主要缺陷是:DSP模塊接口復(fù)雜，吞吐量不高，系統(tǒng)可擴展性差。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的在于提供一種基于DMA的基帶信號處理系統(tǒng)，其為DSP模塊提供統(tǒng)一的接口，實現(xiàn)最大限度的模塊性設(shè)計，最大限度提升了DSP模塊接口的吞吐量，同時可靈活地增加或者刪減DSP模塊，可擴展性好。
[0004]為實現(xiàn)上述目的，本發(fā)明采用以下技術(shù)方案:
[0005]—種基于DMA的基帶信號處理系統(tǒng)，包括高速總線、低速總線、微處理器、內(nèi)存、DMA單元、路由單元及多個DSP模塊，所述高速總線用于提供連接微處理器、內(nèi)存、DMA單元的高速數(shù)據(jù)通路，所述低速總線用于提供連接微處理器、DSP模塊的低速數(shù)據(jù)通路，所述DMA單元通過路由單元與DSP模塊進行數(shù)據(jù)傳輸。
[0006]優(yōu)選地，所述DMA單元包括多個DMA讀控制器及多個DMA寫控制器，所述DMA讀控制器和DMA寫控制器通過高速總線連接所述微處理器和內(nèi)存，所述DMA讀控制器和DMA寫控制器連接所述路由單元。
[0007]優(yōu)選地，所述路由單元包括第一數(shù)據(jù)流路由器及第二數(shù)據(jù)流路由器，所述第一數(shù)據(jù)流路由器分別連接所述DMA讀控制器和DSP模塊，所述第二數(shù)據(jù)流路由器分別連接所述DMA寫控制器和DSP模塊。
[0008]優(yōu)選地，每個所述的DSP模塊均具有一個控制接口、一個輸入接口及一個輸出接口，所述DSP模塊的控制接口通過低速總線連接所述微處理器，其輸入接口連接所述第一數(shù)據(jù)流路由器，其輸出接口連接所述第二數(shù)據(jù)流路由器。
[0009]優(yōu)選地，所述第一數(shù)據(jù)流路由器和第二數(shù)據(jù)流路由器均具有多個輸入接口和輸出接口，所述第一數(shù)據(jù)流路由器的輸入接口連接所述DMA讀控制器，所述第一數(shù)據(jù)流路由器的輸出接口連接所述DSP模塊的輸入接口，所述第二數(shù)據(jù)流路由器的輸入接口連接所述DSP模塊的輸出接口，所述第二數(shù)據(jù)流路由器的輸出接口連接所述DMA寫控制器。
[0010]優(yōu)選地，其還包括信號發(fā)送DSP模塊，所述信號發(fā)送DSP模塊具有一個控制接口及一個輸入接口，所述信號發(fā)送DSP模塊的控制接口通過低速總線連接所述微處理器，其輸入接口連接所述第一數(shù)據(jù)流路由器的輸出接口。
[0011 ]優(yōu)選地，其還包括信號接收DSP模塊，所述信號接收DSP模塊具有一個控制接口及一個輸出接口，所述信號接收DSP模塊的控制接口通過低速總線連接所述微處理器，其輸出接口連接所述第二數(shù)據(jù)流路由器的輸入接口。
[0012]優(yōu)選地，所述內(nèi)存采用DRAM或SRAM芯片。
[0013]采用上述技術(shù)方案后，本發(fā)明與【背景技術(shù)】相比，具有如下優(yōu)點:
[0014]1、本發(fā)明為DSP模塊提供統(tǒng)一的接口，最大限度實現(xiàn)模塊化設(shè)計。
[0015]2、最大限度提升了 DSP模塊接口的吞吐量，以支持大量的數(shù)據(jù)交互。
[0016]3、構(gòu)造可擴展的系統(tǒng)架構(gòu)，可靈活地增加或者刪減DSP模塊。
[0017]4、可根據(jù)DSP的處理數(shù)據(jù)量，實現(xiàn)DSP總線帶寬一總線邏輯資源互換。
【附圖說明】
[0018]圖1為本發(fā)明的結(jié)構(gòu)示意圖；
【具體實施方式】
[0019]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進行進一步詳細說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0020]實施例
[0021]請參閱圖1，本發(fā)明公開了一種基于DMA的基帶信號處理系統(tǒng)，包括高速總線1、低速總線2、DMA單元、路由單元、多個DSP模塊5、微處理器6以及內(nèi)存7，其中:
[0022]參考圖1所示，高速總線I用于提供連接DMA單元、微處理器6、內(nèi)存7的高速數(shù)據(jù)通路。低速總線2用于提供連接DSP模塊5、微處理器6的低速數(shù)據(jù)通路。
[0023]DMA單元包括多個DMA讀控制器31及多個DMA寫控制器32，DMA讀控制器31和DMA寫控制器32通過高速總線I連接微處理器6和內(nèi)存7，DMA讀控制器31和DMA寫控制器32連接路由單元。DMA讀控制器31用于將指定內(nèi)存7的數(shù)據(jù)搬移到數(shù)據(jù)流總線上;DMA寫控制器32負(fù)責(zé)將數(shù)據(jù)流總線上的數(shù)據(jù)寫入到內(nèi)存7指定位置。DMA讀控制器31和DMA寫控制器32的數(shù)量根據(jù)DSP模塊5的總帶寬需求決定。DMA讀控制器31和DMA寫控制器32的數(shù)量越多，所能提供的總數(shù)據(jù)帶寬也就越大，這可實現(xiàn)數(shù)據(jù)帶寬與硬件資源的權(quán)衡折中。
[0024]路由單元用于數(shù)據(jù)流的路由，其包括第一數(shù)據(jù)流路由器41及第二數(shù)據(jù)流路由器42，第一數(shù)據(jù)流路由器41和第二數(shù)據(jù)流路由器42均具有多個輸入接口和輸出接口。第一數(shù)據(jù)流路由器41的輸入接口連接DMA讀控制器31，第二數(shù)據(jù)流路由器42的輸出接口連接DMA寫控制器32。第一數(shù)據(jù)流路由器41和第二數(shù)據(jù)流路由器42根據(jù)輸入端數(shù)據(jù)流的目標(biāo)地址字段把數(shù)據(jù)流路由到指定端口輸出，具體來說，第一數(shù)據(jù)流路由器41完成DMA讀控制器31到特定DSP模塊5的數(shù)據(jù)分發(fā)，第二數(shù)據(jù)流路由器42完成多個DSP模塊5數(shù)據(jù)到DMA寫控制器32的復(fù)用。
[0025]DSP模塊5具有一個控制接口、一個輸入接口及一個輸出接口，DSP模塊5的控制接口通過低速總線2連接微處理器6，其輸入接口連接第一數(shù)據(jù)流路由器41的輸出接口，其輸出接口連接第二數(shù)據(jù)流路由器42的輸入接口。
[0026]DSP模塊5是無線通信物理層信號處理的核心模塊，具備高速的處理運算能力，它通常為用HDL編寫好的硬件模塊。多個DSP模塊5分別實現(xiàn)了協(xié)議中不同部分的信號處理算法，比如自動增益控制(AGC)、信號定時、無線信道估計及