一種低延遲機(jī)載千兆以太網(wǎng)交換架構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于計算機(jī)網(wǎng)絡(luò)通訊技術(shù)，涉及高速率、低延遲以太網(wǎng)交換架構(gòu)的設(shè)計改進(jìn)。
【背景技術(shù)】
[0002]在采用以太網(wǎng)進(jìn)行數(shù)據(jù)傳輸?shù)臋C(jī)載測試系統(tǒng)中，各數(shù)據(jù)節(jié)點(diǎn)具有相對固定的傳輸路由和穩(wěn)定的數(shù)據(jù)傳輸率的特點(diǎn)，對傳輸網(wǎng)絡(luò)的傳輸延遲和穩(wěn)定性具有較高的要求。另外，對于精密時鐘同步協(xié)議IEEE1588的支持，由于通用交換機(jī)需要滿足各個網(wǎng)絡(luò)端口的動態(tài)變化，其交換結(jié)構(gòu)和調(diào)度機(jī)制的設(shè)計通常會導(dǎo)致數(shù)據(jù)幀傳輸延遲以及具有較大的離散性，從而對時鐘同步精度產(chǎn)生較大影響。
[0003]由于在機(jī)載測試系統(tǒng)中對各數(shù)據(jù)采集節(jié)點(diǎn)的時鐘同步要求較高，因此，采用傳統(tǒng)的通用交換架構(gòu)實(shí)現(xiàn)機(jī)載網(wǎng)絡(luò)測試的性能指標(biāo)要求具有較大的困難。針對機(jī)載測試系統(tǒng)中數(shù)據(jù)傳輸?shù)奶攸c(diǎn)和要求，設(shè)計一種特殊專用的機(jī)載千兆以太網(wǎng)交換架構(gòu)是提高機(jī)載網(wǎng)絡(luò)交換機(jī)性能指標(biāo)的有效途徑。

【發(fā)明內(nèi)容】

[0004]本發(fā)明解決的問題:
[0005]現(xiàn)有通用交換機(jī)由于需要滿足各個網(wǎng)絡(luò)端口的動態(tài)變化，其交換結(jié)構(gòu)和調(diào)度機(jī)制的設(shè)計會導(dǎo)致數(shù)據(jù)幀傳輸延遲以及具有較大的離散性問題，從而對時鐘同步精度產(chǎn)生較大影響。
[0006]為解決上述技術(shù)問題，本發(fā)明采用以下技術(shù)方案實(shí)現(xiàn):
[0007]本發(fā)明提供了一種低延遲的機(jī)載千兆以太網(wǎng)交換架構(gòu)，其特征在于，包括控制器電路、核心交換電路以及與控制器電路和核心交換電路相連接的外圍電路，控制器電路與核心交換電路由同一個核心FPGA器件實(shí)現(xiàn)，外圍電路包括依次連接的網(wǎng)絡(luò)端口、物理層芯片及MAC層高速緩存電路，MAC層高速緩存電路根據(jù)端口數(shù)量由多片外圍FPGA器件來實(shí)現(xiàn)。本發(fā)明針對預(yù)設(shè)置固定路由交換拓?fù)?，該交換架構(gòu)未采用傳統(tǒng)的通用交換機(jī)的存儲轉(zhuǎn)發(fā)方式，而是直接通過建立核心FPGA器件和外圍FPGA器件組成的硬件電路來實(shí)現(xiàn)電路級交換，從而在很大程度上降低了數(shù)據(jù)傳輸延遲。
[0008]進(jìn)一步的，核心交換電路由多個數(shù)據(jù)選擇器來實(shí)現(xiàn)，每個數(shù)據(jù)選擇器則由核心FPGA器件內(nèi)部的邏輯資源來生成。本發(fā)明的實(shí)現(xiàn)采用了通用交換機(jī)的網(wǎng)絡(luò)端口、物理層芯片和FPGA器件，將MAC層高速緩存電路根據(jù)端口數(shù)量由多片外圍FPGA器件來實(shí)現(xiàn)，而且不需要專用的時鐘協(xié)議器件和交換器件，因此能夠靈活地實(shí)現(xiàn)交換機(jī)功能添加和裁減，適用于多種應(yīng)用場合的需要。
[0009]進(jìn)一步的，控制器電路可根據(jù)預(yù)設(shè)置的路由表建立輸入輸出端口的電路連接關(guān)系，所述電路連接關(guān)系可以一直保持到下一次重新設(shè)定，核心交換電路包括多路數(shù)據(jù)選擇器，控制器電路根據(jù)設(shè)置的電路連接關(guān)系發(fā)出數(shù)據(jù)選擇器所需的地址碼，從而建立起兩個網(wǎng)絡(luò)端口間的電路連接，待該電路連接穩(wěn)定后，控制器電路發(fā)起由輸入端口緩存器到輸出端口緩存器的數(shù)據(jù)搬移。
[0010]該架構(gòu)采用預(yù)設(shè)置固定路由進(jìn)行數(shù)據(jù)交換，不允許在工作過程中改變交換連接關(guān)系及拓?fù)浣Y(jié)構(gòu)。另外，為了提高交換效率，特別簡化了交換調(diào)度及流量控制策略。
[0011]本發(fā)明的優(yōu)點(diǎn)是:
[0012]1.在機(jī)載測試系統(tǒng)中，對于高精度的時鐘同步要求，由于本交換架構(gòu)能夠保證數(shù)據(jù)幀在交換內(nèi)部的延遲時間不會出現(xiàn)較大的波動，因此為時鐘同步算法實(shí)現(xiàn)高精度提供了可靠保障；
[0013]2.該交換架構(gòu)的實(shí)現(xiàn)采用了通用交換機(jī)的外圍芯片和FPGA器件，不需要專用的時鐘協(xié)議器件和交換器件，因此能夠靈活地實(shí)現(xiàn)交換機(jī)功能添加和裁減，適用于多種應(yīng)用場合的需要，同時也具有較低的開發(fā)成本和生產(chǎn)成本。
【附圖說明】
:
[0014]圖1為核心交換電路示意圖；
[0015]圖2為交換架構(gòu)示意圖；
[0016]圖3為交換架構(gòu)硬件配置示意圖。
【具體實(shí)施方式】
[0017]該交換架構(gòu)可采用一定容量規(guī)模的通用FPGA器件以及相應(yīng)的外圍電路來完成實(shí)施，【具體實(shí)施方式】包括以下幾個主要內(nèi)容:
[0018]核心交換電路:交換架構(gòu)的核心交換電路由多個數(shù)據(jù)選擇器來實(shí)現(xiàn)，每個數(shù)據(jù)選擇器則由FPGA內(nèi)部的邏輯資源來生成。該交換電路要求支持1M/1OOM/1000M以太網(wǎng)的傳輸速率，因此其內(nèi)部交換速率應(yīng)滿足最高傳輸速率要求。選用目前新系列的FPGA器件，其性能指標(biāo)能很好地滿足該交換電路的指標(biāo)要求。
[0019]以Xilinx Virtex6為例，該器件中每個SLICE中包含2個6輸入LUT單元，每個LUT可配置為一個4選I數(shù)據(jù)選擇器，因此，在該結(jié)構(gòu)中，將5個LUT串行聯(lián)接可實(shí)現(xiàn)一個I位16選I數(shù)據(jù)選擇器。如要實(shí)現(xiàn)一個16bit的數(shù)據(jù)鏈路，則可將16個相同的數(shù)據(jù)選擇器并聯(lián)實(shí)現(xiàn)。具體結(jié)構(gòu)可參考圖1。
[0020]控制器電路:核心交換電路由控制單元電路控制操作，包括以下主要功能:具體結(jié)構(gòu)可參考圖2。
[0021]1.設(shè)置交換電路的連接關(guān)系:通過對多路數(shù)據(jù)選擇器的選擇控制端輸出正確的地址碼來實(shí)現(xiàn)交換節(jié)點(diǎn)的通斷。
[0022]2.時序產(chǎn)生:產(chǎn)生輸入端口數(shù)據(jù)緩存到輸出端口數(shù)據(jù)緩存的讀寫時序，以完成數(shù)據(jù)的搬移。
[0023]3.調(diào)度與流量控制:通過分時控制交換電路的選通來實(shí)現(xiàn)簡單的調(diào)度及擁塞控制。
[0024]4.外部接口:實(shí)現(xiàn)與處理器單元的連接。
[0025]控制器電路與核心交換電路由同一個大容量FPGA器件來實(shí)現(xiàn)，涉及使用了 FPGA內(nèi)部的邏輯資源和存儲器資源。由單片F(xiàn)PGA器件來實(shí)現(xiàn)同時也保證了控制器電路和核心交換電路的緊耦合，有利于簡化外圍電路，提高交換性能和可靠性。
[0026]5.網(wǎng)絡(luò)端口及MAC層高速緩存電路:以太網(wǎng)物理層電路由通用物理層芯片來實(shí)現(xiàn)；以太網(wǎng)協(xié)議層(MAC層)電路仍使用大容量FPGA來實(shí)現(xiàn)；MAC層高速緩存電路使用同一FPGA器件中的存儲器資源實(shí)現(xiàn)。
[0027]根據(jù)交換機(jī)的端口數(shù)量可使用一定數(shù)量的外圍FPGA器件來實(shí)現(xiàn)整個交換架構(gòu)。其中，核心交換及控制器電路由一片高容量核心FPGA器件來承擔(dān)，網(wǎng)絡(luò)端口及高速緩存電路可根據(jù)端口數(shù)量由若干片中等容量外圍FPGA器件承擔(dān)。該交換架構(gòu)的硬件組成圖參見圖3。
【主權(quán)項】
1.一種低延遲的機(jī)載千兆以太網(wǎng)交換架構(gòu),其特征在于,包括控制器電路、核心交換電路以及與控制器電路和核心交換電路相連接的外圍電路，控制器電路與核心交換電路由同一個核心FPGA器件實(shí)現(xiàn)，外圍電路包括依次連接的網(wǎng)絡(luò)端口、物理層芯片及MAC層高速緩存電路，MAC層高速緩存電路根據(jù)端口數(shù)量由多片外圍FPGA器件來實(shí)現(xiàn)。2.根據(jù)權(quán)利要求1所述的低延遲的機(jī)載千兆以太網(wǎng)交換架構(gòu)，其特征在于，核心交換電路由多個數(shù)據(jù)選擇器來實(shí)現(xiàn)，每個數(shù)據(jù)選擇器則由核心FPGA器件內(nèi)部的邏輯資源來生成。3.根據(jù)權(quán)利要求1所述的低延遲的機(jī)載千兆以太網(wǎng)交換架構(gòu)，其特征在于，控制器電路可根據(jù)預(yù)設(shè)置的路由表建立輸入輸出端口的電路連接關(guān)系，所述電路連接關(guān)系可以一直保持到下一次重新設(shè)定，核心交換電路包括多路數(shù)據(jù)選擇器，控制器電路根據(jù)設(shè)置的電路連接關(guān)系發(fā)出數(shù)據(jù)選擇器所需的地址碼，從而建立起兩個網(wǎng)絡(luò)端口間的電路連接，待該電路連接穩(wěn)定后，控制器電路發(fā)起由輸入端口緩存器到輸出端口緩存器的數(shù)據(jù)搬移。
【專利摘要】本發(fā)明提供了一種低延遲的機(jī)載千兆以太網(wǎng)交換架構(gòu)，其特征在于，包括控制器電路、核心交換電路以及與控制器電路和核心交換電路相連接的外圍電路，控制器電路與核心交換電路由同一個核心FPGA器件實(shí)現(xiàn)，外圍電路包括依次連接的網(wǎng)絡(luò)端口、物理層芯片及MAC層高速緩存電路，MAC層高速緩存電路根據(jù)端口數(shù)量由多片外圍FPGA器件來實(shí)現(xiàn)。
【IPC分類】H04L12/931
【公開號】CN105634995
【申請?zhí)枴緾N201410608041
【發(fā)明人】單文軍, 郭平凡, 楊廷梧, 何曉文, 周雪純
【申請人】中國飛行試驗研究院
【公開日】2016年6月1日
【申請日】2014年10月31日