Lte cpri接口的雙dagc因子壓解裝置及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及到通信技術(shù)領(lǐng)域，確切地說(shuō)，涉及一種LTE BBU和RRU中CPRI接口的雙DAGC因子壓縮和解壓縮技術(shù)方案。
【背景技術(shù)】
[0002]通信技術(shù)領(lǐng)域中，LTE系統(tǒng)的常用術(shù)語(yǔ)表示說(shuō)明如下:
[0003]1、LTE (Long Term Evolut1n)長(zhǎng)期演進(jìn)技術(shù)
[0004]2、RRU (Rad1 Remote Unit)射頻拉遠(yuǎn)單元
[0005]3、BBU (Base Band Unit)基帶處理單元
[0006]4、DAGC (Digital Automatic Gain Control)數(shù)字自動(dòng)增益控制
[0007]5、DDC (Digital Down Converter)數(shù)字下變頻
[0008]6>CPRI (Common Public Rad1 Interface)通用公共無(wú)線電接口
[0009]7、EVM(Error Vector Magnitude)誤差向量幅度
[0010]8、BLER (Block Error Rate)塊誤碼率
[0011]LTE是3G的長(zhǎng)期演進(jìn)，即目前所說(shuō)的4G，在LTE中引入了多種創(chuàng)新技術(shù)改善系統(tǒng)性能，如多天線技術(shù)，多點(diǎn)協(xié)作，載波聚合，這些技術(shù)在提升系統(tǒng)性能的同時(shí)需要加大基站與基站之間的連接數(shù)以及基帶處理單元與射頻拉遠(yuǎn)單元之間的傳輸數(shù)據(jù)量，目前業(yè)界提出了多種解決方案，其中最具代表性的有三類，第一，升級(jí)設(shè)備的硬件，支持10G甚至更高的物理光口方案；第二，設(shè)計(jì)開(kāi)發(fā)新的RRU產(chǎn)品，增加CPRI光口數(shù)量，以多光口符合分擔(dān)的方式支持更高傳輸速率；第三，通過(guò)壓縮算法來(lái)減少IQ數(shù)據(jù)占用的傳輸資源，提高數(shù)據(jù)傳輸效率的壓縮方案，其中I為同相調(diào)制，Q為正交調(diào)制。對(duì)于第一和第二點(diǎn)需要增加額外的硬件成本，增大了實(shí)現(xiàn)的復(fù)雜度，所以通過(guò)壓縮算法來(lái)提高傳輸效率是一種更加低廉和高效的方法，但是，目前尚未有簡(jiǎn)便且能夠?qū)嶋H解決問(wèn)題的相應(yīng)技術(shù)方案出現(xiàn)。

【發(fā)明內(nèi)容】

[0012]本發(fā)明針對(duì)LTE光傳輸提出了一種新的CPRI鏈路壓解技術(shù)方案，用來(lái)解決LTE系統(tǒng)中日益增長(zhǎng)的傳輸需求，能夠在保持線性速率不變的情況下，通過(guò)提高數(shù)據(jù)傳輸資源從而達(dá)到提尚系統(tǒng)性能的目的。
[0013]本發(fā)明的技術(shù)方案提供一種LTE CPRI接口的雙DAGC因子壓解裝置，包括壓縮端和解壓縮端，
[0014]所述壓縮端包括壓縮模塊和CPRI接口發(fā)送端，
[0015]壓縮模塊，用于對(duì)原始的I路數(shù)據(jù)和Q路數(shù)據(jù)進(jìn)行壓縮，并產(chǎn)生雙DAGC因子；所述壓縮模塊包括I路FIFO、Q路FIF0、最大值搜索模塊、有效Bit獲取模塊和量化截取模塊，CPRI接口發(fā)送端，用于壓縮后的I路數(shù)據(jù)、Q路數(shù)據(jù)以及雙DAGC因子進(jìn)行編碼和組幀處理并通過(guò)光鏈路傳輸?shù)浇鈮嚎s端；
[0016]所述解壓縮端包括CPRI接口接收端和解壓縮模塊，
[0017]CPRI接口接收端，用于完成解碼和解幀處理，解析出壓縮后的I路數(shù)據(jù)、Q路數(shù)據(jù)以及雙DAGC因子；
[0018]解壓縮模塊，用于對(duì)壓縮后的I路數(shù)據(jù)和Q路數(shù)據(jù)，根據(jù)雙DAGC因子還原。
[0019]本發(fā)明還提供一種基于上述LTE CPRI接口的雙DAGC因子壓解裝置實(shí)現(xiàn)的壓解方法，設(shè)最大值搜尋周期為N，目標(biāo)壓縮Bit數(shù)為S，包括以下步驟，
[0020]步驟1，將進(jìn)入壓縮模塊的I路和Q路數(shù)據(jù)分別記為I_in、Q_in，I_in 一路進(jìn)入相應(yīng)的I路FIFO，一路進(jìn)入最大值搜索模塊；Q_in —路進(jìn)入相應(yīng)的Q路FIFO，一路進(jìn)入最大值搜索模塊；
[0021 ] 步驟2，最大值搜索模塊中，設(shè)置I路數(shù)據(jù)和Q路數(shù)據(jù)的最大值Max_1、Max_Q初始值為0，對(duì)進(jìn)入最大值搜索模塊的I路數(shù)據(jù)和Q路數(shù)據(jù)分別按照采樣速率進(jìn)行計(jì)數(shù)統(tǒng)計(jì)，實(shí)現(xiàn)方式如下，
[0022]首先在N個(gè)采樣點(diǎn)內(nèi)分別進(jìn)行I路最大值和Q路最大值搜尋，對(duì)I路數(shù)據(jù)，把Max_I的當(dāng)前值與第一個(gè)I路數(shù)據(jù)采樣點(diǎn)Il進(jìn)行模值比較，如果Max_I的當(dāng)前值大于等于II，則最大值保持Max_I的當(dāng)前值，如果Max_I的當(dāng)前值小于II，則最大值Max_I更新取值為II，然后再把Max_I的當(dāng)前值和第二個(gè)I路數(shù)據(jù)采樣點(diǎn)12比較，得到第二次比較后的最大值，…依次比較并更新Max_I完成一個(gè)搜索周期N個(gè)采樣點(diǎn)就到本搜尋周期內(nèi)的I路最大值；
[0023]對(duì)Q路數(shù)據(jù)，把Max_Q的當(dāng)前值與第一個(gè)Q路數(shù)據(jù)采樣點(diǎn)Ql進(jìn)行模值比較，如果Max_Q的當(dāng)前值大于等于Q1，則最大值保持Max_Q的當(dāng)前值，如果Max_Q的當(dāng)前值小于Q1，則最大值Max_Q更新取值為Q1，然后再把Max_Q的當(dāng)前值和第二個(gè)Q路數(shù)據(jù)采樣點(diǎn)Q2比較，得到第二次比較后的最大值，…依次比較并更新Max_Q完成一個(gè)搜索周期N個(gè)采樣點(diǎn)得到本搜尋周期內(nèi)的Q路最大值；
[0024]在N個(gè)采樣點(diǎn)內(nèi)I路最大值和Q路最大值搜尋完成后，輸出I路數(shù)據(jù)和Q路數(shù)據(jù)分別的最大值Max_I和Max_Q到有效Bit獲取模塊，給出一個(gè)使能標(biāo)志Max_En ；
[0025]步驟3，當(dāng)Max_1、Max_Q和Max_En進(jìn)入有效Bit獲取模塊，Max_En通知有效Bit獲取模塊進(jìn)行以下處理，
[0026]分別獲取I路數(shù)據(jù)有效Bit起始位和Q路數(shù)據(jù)有效Bit起始位，
[0027]從Max_Q的最高位開(kāi)始，將前一位第xBit與后一位第x-lBit對(duì)比，如果不相等則即確定前一位開(kāi)始為有效Bit位并結(jié)束比較，同時(shí)標(biāo)記有效Bit位起始位置為X，如果相等則令X = x-1繼續(xù)比較，直到X = x-1 = S-2時(shí)，直接標(biāo)記為Pos_q = S-2 ；
[0028]從Max_Q的最高位開(kāi)始，將前一位第xBit與后一位第χ-lBit對(duì)比，如果不相等則即確定前一位開(kāi)始為有效Bit位并結(jié)束比較，同時(shí)標(biāo)記有效Bit位起始位置為X，如果相等則令X = x-1繼續(xù)比較，直到X = x-1 = S-2時(shí)，直接標(biāo)記為Pos_q = S-2 ；
[0029]同步獲取I路數(shù)據(jù)有效Bit起始位和Q路數(shù)據(jù)有效Bit起始位后，產(chǎn)生一個(gè)完成標(biāo)志Pos_vad，用完成標(biāo)志Pos_vad產(chǎn)生FIFO的讀使能Rden_1、Rden_q ；
[0030]從有效Bit獲取模塊輸出Pos_i和Pos_q到量化截取模塊，輸出Rden_i到I路FIFO，輸出 Rden_q 到 Q 路 FIFO ；
[0031]步驟4，根據(jù)從有效Bit位獲取模塊輸出的FIFO的讀使能Rden_1、Rden_q從相應(yīng)FIFO讀出I路數(shù)據(jù)0ut_i和Q路數(shù)據(jù)0ut_q，I路數(shù)據(jù)0ut_1、Q路數(shù)據(jù)0ut_q和有效Bit獲取模塊輸出的Pos_1、Pos_q同步進(jìn)入量化截取模塊；
[0032]步驟5，量化截取模塊進(jìn)行以下處理，
[0033]首先進(jìn)行量化截取，
[0034]根據(jù)P0S_i對(duì)Out」進(jìn)行量化截取，包括以Pos_i為起始位向下截取S位Bit做為壓縮后的數(shù)據(jù)Dagc_outi ；
[0035]根據(jù)Pos_q對(duì)0ut_q進(jìn)行量化截取，包括以Pos_q為起始位向下截取S位Bit做為壓縮后的數(shù)據(jù)Dagc_outq ；
[0036]然后將Pos_i和Pos_q組合成雙DAGC因子Dagc_iq ；
[0037]步驟6，CPRI接口發(fā)送端把壓縮后的數(shù)據(jù)Dagc_out1、Dagc_outq以及雙DAGC因子Dagc_iq插入到基本幀中，組成超幀和無(wú)線幀通過(guò)光鏈路發(fā)送出去；
[0038]步驟7，CPRI接口接收端解析出雙DAGC因子Dagc_iq和壓縮后的數(shù)據(jù)Dagc_dat1、Dagc_datq ；
[0039]步驟8，解壓縮模塊根據(jù)雙DAGC因子和壓縮后的數(shù)據(jù)Dagc_dat1、Dagc_datq還原得到原始的I路數(shù)據(jù)和Q路數(shù)據(jù)。
[0040]而且，CPRI接口發(fā)送端將雙DAGC因子放在每一個(gè)基本幀控制字后第一個(gè)字節(jié)中。
[0041]上述技術(shù)方案通過(guò)減少IQ Bit數(shù)，提高傳輸?shù)臄?shù)據(jù)量，具體來(lái)說(shuō)本發(fā)明具有如下優(yōu)點(diǎn):
[0042]1、實(shí)現(xiàn)簡(jiǎn)單方便，只需要較少的處理資源就能完成。本發(fā)明在FPGA中實(shí)現(xiàn)僅需較少的BRAM資源和邏輯資源就能實(shí)現(xiàn)，方法簡(jiǎn)單，性能較好，可實(shí)施性強(qiáng)。
[0043]2、大大壓縮了 IQ數(shù)據(jù)的Bit數(shù)，極大的提高了數(shù)據(jù)的傳輸量，在不需要增加額外成本的情況下提升了 LTE的系統(tǒng)性能。
[0044]3、采用雙DAGC因子方法，1、Q各一個(gè)DAGC因子，保證了壓縮過(guò)程中的穩(wěn)定性，減少了對(duì)信號(hào)失真的影響。
[0045]4、在提升LTE系統(tǒng)性能的同時(shí)，不對(duì)LTE接收機(jī)中靈敏度、動(dòng)態(tài)范圍、BLER等指標(biāo)產(chǎn)生損害。
【附圖說(shuō)明】
[0046]圖1是本發(fā)明實(shí)施例的雙DAGC因子壓解裝置整體框圖。
[0047]圖2是本發(fā)明實(shí)施例的雙DAGC因子壓解方法具體實(shí)施框圖。
【具體實(shí)施方式】
[0048]本文提出了一種LTE雙DAGC因子壓解技術(shù)方案，通過(guò)減少IQ Bit數(shù)，能在線性速率保持不變的情況下傳輸更多的數(shù)據(jù)資源。以下結(jié)合附圖和實(shí)施例詳細(xì)說(shuō)明本發(fā)明技術(shù)方案。
[0049]在進(jìn)行實(shí)施前本領(lǐng)域技術(shù)人員可根據(jù)系統(tǒng)需求自行預(yù)先確定一些參數(shù)，第一，壓縮Bit數(shù)的確定，根據(jù)系統(tǒng)各項(xiàng)指標(biāo)要求確定目標(biāo)壓縮Bit數(shù)，本發(fā)明實(shí)施例中目標(biāo)壓縮Bit數(shù)為7Bit ;第二，I，Q最大值搜尋周期N，選的越小對(duì)信號(hào)的誤差向量幅度EVM和信號(hào)與干擾加噪聲比SINR惡化越小，但DAG