專利名稱：數(shù)字處理鎖相環(huán)的相位補(bǔ)償電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及一種系統(tǒng)時(shí)鐘供給電路，特別涉及一種數(shù)字處理鎖相環(huán)(下文稱之為DPPLL)的相位補(bǔ)償電路，該電路通過(guò)在DPPLL中精確地匹配相位和補(bǔ)償頻率，能夠無(wú)瞬時(shí)擾動(dòng)地進(jìn)行切換，以便在切換系統(tǒng)時(shí)鐘期間相位不會(huì)改變。
另外，本發(fā)明涉及DPPLL的相位補(bǔ)償電路，該電路在由于輸入到每個(gè)時(shí)鐘單元上的參考時(shí)鐘包含抖動(dòng)而使相位發(fā)生改變的情況下或者在沒(méi)有輸入?yún)⒖紩r(shí)鐘的情況下，通過(guò)與從一個(gè)時(shí)鐘供給系統(tǒng)中的一對(duì)時(shí)鐘單元產(chǎn)生的頻率補(bǔ)償和盡可能地匹配相位，能夠無(wú)瞬時(shí)擾動(dòng)地進(jìn)行切換，其中，時(shí)鐘供給系統(tǒng)包括通過(guò)分別復(fù)制該對(duì)時(shí)鐘單元來(lái)提供時(shí)鐘的一個(gè)主單元和保留單元。


圖1顯示了表示一種常規(guī)DPPLL結(jié)構(gòu)的方框圖。DPPLL包括一個(gè)以一預(yù)定分頻率對(duì)系統(tǒng)時(shí)鐘進(jìn)行分頻并反饋回系統(tǒng)時(shí)鐘的分頻器11，一個(gè)通過(guò)利用脈沖寬度將從分頻器11分頻的系統(tǒng)時(shí)鐘與參考時(shí)鐘進(jìn)行相位比較來(lái)計(jì)算一差動(dòng)相位并輸出相位差的相位比較器12，一個(gè)使用系統(tǒng)時(shí)鐘對(duì)相位比較器12的輸出進(jìn)行計(jì)數(shù)的差動(dòng)相位計(jì)數(shù)器13，一個(gè)通過(guò)接收計(jì)數(shù)器13的計(jì)數(shù)結(jié)果來(lái)對(duì)差動(dòng)相位進(jìn)行平均的微處理器(數(shù)字濾波器)14，一個(gè)用于將微處理器14輸出的平均值轉(zhuǎn)換成一個(gè)相應(yīng)的模擬幅度信號(hào)的D/A轉(zhuǎn)換器15，以及一個(gè)根據(jù)該模擬幅度信號(hào)振蕩一個(gè)頻率時(shí)鐘的壓控晶體振蕩器(下文稱之為VCXO)16。這里，相位比較器112包括一個(gè)非門(mén)和一個(gè)AND門(mén)。
現(xiàn)在說(shuō)明上面的常規(guī)DPPLL。
首先，分頻器11用一預(yù)定分頻率對(duì)VCXO16振蕩出的系統(tǒng)時(shí)鐘進(jìn)行分頻，并將系統(tǒng)時(shí)鐘加到相位比較器12。
然后相位比較器12在非門(mén)中將通過(guò)分頻器11的時(shí)鐘反相并加到AND門(mén)，AND門(mén)將反相信號(hào)和參考時(shí)鐘進(jìn)行與運(yùn)算。從而，比較器12將通過(guò)分頻器11分頻的系統(tǒng)時(shí)鐘的相位與參考時(shí)鐘的相位進(jìn)行比較，計(jì)算出差動(dòng)相位，使用脈沖寬度對(duì)相位差進(jìn)行調(diào)制并輸出脈沖寬度。
因此，差動(dòng)相位計(jì)數(shù)器13使用從VCXO16反饋回的直接(express)系統(tǒng)時(shí)鐘對(duì)來(lái)自相位比較器12的差動(dòng)相位脈沖進(jìn)行計(jì)數(shù)，并將計(jì)數(shù)值(N)加到微處理器(數(shù)字濾波器)14上。
然后，微處理器14連續(xù)地接收幾個(gè)來(lái)自計(jì)數(shù)器13的與相位差相同的計(jì)數(shù)值，對(duì)計(jì)數(shù)值進(jìn)行平均，并將平均值輸出到D/A轉(zhuǎn)換器15。D/A轉(zhuǎn)換器15將來(lái)自微處理器14的平均值轉(zhuǎn)換成一個(gè)相應(yīng)的模擬幅度值，并將該模擬值加到VCXO16上。
另外，VCXO16根據(jù)來(lái)自轉(zhuǎn)換器15的模擬幅度值振蕩一頻率時(shí)鐘，以后則系統(tǒng)時(shí)鐘如上面步驟重復(fù)運(yùn)行。因此，頻率根據(jù)參考時(shí)鐘變得快些或慢些，從而能夠獲得頻率被逐步補(bǔ)償?shù)南到y(tǒng)時(shí)鐘。
因此，由于在DPPLL內(nèi)的頻率是穩(wěn)定的，這防止了抖動(dòng)或相位瞬時(shí)擾動(dòng)。這里的抖動(dòng)和相位瞬時(shí)擾動(dòng)是在頻率突然改變時(shí)產(chǎn)生的。
然而，因?yàn)镈PPLL是以一種數(shù)字計(jì)數(shù)方式完成的，通過(guò)使用系統(tǒng)時(shí)鐘對(duì)差動(dòng)相位脈沖幅度值進(jìn)行計(jì)數(shù)來(lái)進(jìn)行檢測(cè)，所以數(shù)字計(jì)數(shù)器的最小計(jì)數(shù)值為1。因此，DPPLL只能補(bǔ)償差動(dòng)相位脈沖幅度，其中差動(dòng)相位脈沖幅度相應(yīng)于系統(tǒng)時(shí)鐘的一個(gè)周期(數(shù)字計(jì)數(shù)值為1)或相應(yīng)于不止一個(gè)系統(tǒng)時(shí)鐘周期(數(shù)字計(jì)數(shù)值大于1)。其缺陷在于不能補(bǔ)償關(guān)于相應(yīng)于小于系統(tǒng)時(shí)鐘的一個(gè)周期(數(shù)字計(jì)數(shù)值為0)的差動(dòng)相位脈沖幅度的頻率。
例如，在系統(tǒng)時(shí)鐘頻率為10MHz的情況下，當(dāng)比較器12輸出的差動(dòng)相位脈沖幅度大于100ns時(shí)，從計(jì)數(shù)器13輸出的計(jì)數(shù)值可以超過(guò)1。換句話說(shuō)，當(dāng)差動(dòng)相位小于100ns時(shí)，很難讀出計(jì)數(shù)值。
除此之外，當(dāng)頻率被如上補(bǔ)償時(shí)，將一個(gè)同步數(shù)字分級(jí)(下文稱之為SDH)通信N/W進(jìn)行同步并不是一個(gè)大問(wèn)題。但是，大多數(shù)SDH裝置由一對(duì)時(shí)鐘單元逐一地復(fù)制，這對(duì)時(shí)鐘單元是用上述的DPPLL實(shí)現(xiàn)的，并使用相同的方式讀出差動(dòng)相位。
并且在逐一復(fù)制的結(jié)構(gòu)中將相同的參考時(shí)鐘同時(shí)分別加到這對(duì)時(shí)鐘單元上。
因?yàn)檫@對(duì)時(shí)鐘單元具有不同的振蕩時(shí)間(即使頻率在時(shí)鐘單元內(nèi)同步)，在系統(tǒng)時(shí)鐘的一個(gè)周期內(nèi)相位是彼此不同的。換句話說(shuō)，這對(duì)時(shí)鐘單元的系統(tǒng)時(shí)鐘相位差可以為180度或90到270度。
由于這個(gè)原因，存在的缺陷為在切換時(shí)鐘單元期間系統(tǒng)時(shí)鐘的相位改變會(huì)引起正常數(shù)據(jù)的改變。
因此，提供了本發(fā)明來(lái)解決上述問(wèn)題。本發(fā)明的第一個(gè)目的是提供一種DPPLL的相位補(bǔ)償電路，該電路通過(guò)確切地匹配關(guān)于小于能夠用數(shù)字方式檢測(cè)到的最小差動(dòng)相位的相位差(具有小于系統(tǒng)時(shí)鐘的一個(gè)周期的差動(dòng)相位)的DPPLL的頻率和相位，能夠在系統(tǒng)時(shí)鐘切換期間無(wú)瞬時(shí)擾動(dòng)地進(jìn)行切換，其中建立DPPLL是為了通過(guò)用數(shù)字方式檢測(cè)系統(tǒng)時(shí)鐘和參考時(shí)鐘的差動(dòng)相位以進(jìn)行補(bǔ)償。
本發(fā)明的第二個(gè)目的是提供一種DPPLL的相位補(bǔ)償電路，該電路通過(guò)辨別關(guān)于另一個(gè)共用時(shí)鐘的相位差、以使得每個(gè)時(shí)鐘單元交替地共同具有從該對(duì)時(shí)鐘單元產(chǎn)生的時(shí)鐘，并且在辨別之后沒(méi)有差別的情況下通過(guò)使用該對(duì)具有與參考時(shí)鐘不同步的相位的時(shí)鐘單元來(lái)切換時(shí)鐘供給系統(tǒng)內(nèi)的系統(tǒng)時(shí)鐘，從而能夠無(wú)瞬時(shí)擾動(dòng)地進(jìn)行切換。
本發(fā)明的實(shí)現(xiàn)第一個(gè)目的的一個(gè)實(shí)施例提供了一個(gè)數(shù)字處理鎖相環(huán)(DPPLL)，包括一個(gè)使用數(shù)字值檢測(cè)從相位比較裝置輸出的一個(gè)脈沖的差動(dòng)相位值的第一檢測(cè)路徑，一個(gè)使用模擬值檢測(cè)脈沖的差動(dòng)相位值的第二檢測(cè)路徑，用于將數(shù)字差動(dòng)相位值與一個(gè)系統(tǒng)時(shí)鐘值進(jìn)行比較并且在數(shù)字差動(dòng)相位值小于系統(tǒng)時(shí)鐘值的一特定范圍的情況下選擇并輸出模擬差動(dòng)相位值的控制裝置，以及利用輸出的信號(hào)輸出一個(gè)相位補(bǔ)償系統(tǒng)時(shí)鐘的壓控振蕩裝置。
本發(fā)明的實(shí)現(xiàn)第二個(gè)目的的另一個(gè)實(shí)施例提供了一個(gè)數(shù)字處理鎖相環(huán)(DPPLL)，包括一個(gè)使用數(shù)字值檢測(cè)從相位比較裝置輸出的一個(gè)脈沖的差動(dòng)相位值的第一檢測(cè)路徑，一個(gè)使用模擬值檢測(cè)脈沖的差動(dòng)相位值的第二檢測(cè)路徑，用于將數(shù)字差動(dòng)相位值與一個(gè)系統(tǒng)時(shí)鐘值進(jìn)行比較并且在數(shù)字差動(dòng)相位值小于系統(tǒng)時(shí)鐘值的一特定范圍的情況下選擇并輸出模擬差動(dòng)相位值的控制裝置，利用輸出的信號(hào)輸出一個(gè)相位補(bǔ)償系統(tǒng)時(shí)鐘的壓控振蕩裝置，以及相位切換裝置，其在將時(shí)鐘相位與來(lái)自另一個(gè)單元的時(shí)鐘比較之后，通過(guò)檢測(cè)差動(dòng)相位小于系統(tǒng)時(shí)鐘值的一特定范圍所在的區(qū)域，在一相應(yīng)區(qū)域切換系統(tǒng)時(shí)鐘。對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)說(shuō)，從下面的附圖、說(shuō)明和權(quán)利要求可以容易地得出其他技術(shù)優(yōu)點(diǎn)。
從下面結(jié)合附圖的詳細(xì)說(shuō)明中，本發(fā)明的其他目的、特征和優(yōu)點(diǎn)將變得更加明顯，其中圖1是顯示一種常規(guī)DPPLL結(jié)構(gòu)的方框圖；圖2是依據(jù)本發(fā)明的第一個(gè)實(shí)施例的DPPLL的相位補(bǔ)償電路的方框圖；圖3是圖2的每個(gè)部分的操作時(shí)序圖；圖4是顯示依據(jù)本發(fā)明的第二個(gè)實(shí)施例的用于無(wú)瞬時(shí)擾動(dòng)切換的DPPLL的相位補(bǔ)償電路的方框圖；圖5是圖4的相位差比較器的詳細(xì)電路圖；以及圖6是圖5的每個(gè)部分的操作時(shí)序圖。
下面將參考圖2至6說(shuō)明本發(fā)明的實(shí)施例。
圖2顯示了依據(jù)本發(fā)明的第一個(gè)實(shí)施例的DPPLL的相位補(bǔ)償電路的方框圖。該電路包括分頻器21、相位比較器22、差動(dòng)相位計(jì)數(shù)器23、微處理器24、D/A轉(zhuǎn)換器25、VCXO26、模擬濾波器27以及A/D轉(zhuǎn)換器28，該電路在比較了系統(tǒng)時(shí)鐘與參考時(shí)鐘的相位之后，分別根據(jù)幅度對(duì)一差動(dòng)相位脈沖進(jìn)行濾波，對(duì)差動(dòng)相位進(jìn)行平均，以平均值生成一個(gè)振蕩控制電壓，并輸出頻率和相位被補(bǔ)償?shù)南到y(tǒng)時(shí)鐘。
圖3顯示了表示圖2所示的差動(dòng)相位的改變的操作時(shí)序圖。
分頻器21、相位比較器22、差動(dòng)相位計(jì)數(shù)器23、D/A轉(zhuǎn)換器25以及VCXO26的結(jié)構(gòu)與圖1中相同，這里不再說(shuō)明。
模擬濾波器27將來(lái)自比較器22的差動(dòng)相位脈沖寬度變?yōu)橐粋€(gè)模擬幅度值，并將相應(yīng)的轉(zhuǎn)換的模擬幅度值加到A/D轉(zhuǎn)換器28上。
A/D轉(zhuǎn)換器28將模擬幅度值轉(zhuǎn)換成一個(gè)相應(yīng)的數(shù)字值，將該數(shù)字值加到微處理器24上。
微處理器24根據(jù)微處理器24的內(nèi)部邏輯從來(lái)自計(jì)數(shù)器23的差動(dòng)相位計(jì)數(shù)值或來(lái)自A/D轉(zhuǎn)換器28的數(shù)字值中選擇出一種，并對(duì)所選值進(jìn)行平均，然后將相應(yīng)的平均值加到D/A轉(zhuǎn)換器25上。這里，當(dāng)計(jì)數(shù)器23中的差動(dòng)相位計(jì)數(shù)值大于1時(shí)微處理器24選擇差動(dòng)計(jì)數(shù)值，當(dāng)計(jì)數(shù)器23中的差動(dòng)相位計(jì)數(shù)值為0時(shí)微處理器24選擇來(lái)自A/D轉(zhuǎn)換器28的數(shù)字值，然后對(duì)所選值進(jìn)行濾波?？梢酝ㄟ^(guò)在微處理器的程序設(shè)計(jì)期間設(shè)計(jì)為復(fù)制一個(gè)濾波器結(jié)構(gòu)系數(shù)來(lái)完成這一點(diǎn)。
現(xiàn)在說(shuō)明依據(jù)本發(fā)明的一個(gè)實(shí)施例的操作。
首先參見(jiàn)圖3，圖3顯示了差動(dòng)相位改變，分頻器21以一預(yù)定分頻率對(duì)VCXO26產(chǎn)生的系統(tǒng)時(shí)鐘進(jìn)行分頻，將其加到相位比較器22，以便在DPPLL操作中將參考時(shí)鐘與系統(tǒng)時(shí)鐘的相位進(jìn)行比較。
然后，相位比較器22通過(guò)一個(gè)非門(mén)7將來(lái)自分頻器21的時(shí)鐘信號(hào)反相，將反相時(shí)鐘信號(hào)加到AND門(mén)，AND門(mén)對(duì)反相系統(tǒng)時(shí)鐘(如圖3b所示)和參考時(shí)鐘(如圖3a所示)進(jìn)行與操作，并在比較了兩個(gè)時(shí)鐘相位之后輸出差動(dòng)相位脈沖(如圖3c所示)。
因此，差動(dòng)相位計(jì)數(shù)器23應(yīng)用VCXO26振蕩出的一個(gè)直接系統(tǒng)時(shí)鐘(如圖3d所示)對(duì)差動(dòng)相位脈沖進(jìn)行計(jì)數(shù)，以便讀出來(lái)自比較器22的差動(dòng)相位脈沖寬度，并輸出計(jì)數(shù)值。這里，差動(dòng)相位計(jì)數(shù)器23根據(jù)時(shí)鐘系統(tǒng)的設(shè)計(jì)結(jié)構(gòu)將具有“n”位的計(jì)數(shù)值加到DPPLL中的微處理器(數(shù)字濾波器)24上。
另外，模擬濾波器27將來(lái)自比較器22的差動(dòng)相位脈沖寬度變成一個(gè)模擬幅度值，并通過(guò)A/D轉(zhuǎn)換器28將相應(yīng)的模擬幅度值轉(zhuǎn)換成一個(gè)數(shù)字值，將該數(shù)字值加到微處理器24上。
然而，微處理器24設(shè)置了內(nèi)部邏輯，以便當(dāng)差動(dòng)相位計(jì)數(shù)值大于1時(shí)接收計(jì)數(shù)器23的數(shù)字計(jì)數(shù)值作為輸入。于是，在微處理器24中用下面的公式1對(duì)來(lái)自計(jì)數(shù)器23的具有“n”位的計(jì)數(shù)值進(jìn)行濾波。
A=∑C(M)/M……公式1這里，“M”代表應(yīng)用來(lái)自差動(dòng)計(jì)數(shù)器23的具有“n”位的計(jì)數(shù)值的次數(shù)，“C(M)”為在第“M”次應(yīng)用的具有“n”位的計(jì)數(shù)值，“∑C(M)”代表“M”次連續(xù)應(yīng)用的具有“n”位的計(jì)數(shù)值的總和，“A”為“M”次連續(xù)應(yīng)用的具有“n”位的計(jì)數(shù)值的平均值。
將微處理器24計(jì)算出的平均值(A)輸出到D/A轉(zhuǎn)換器25，D/A轉(zhuǎn)換器25將平均值(A)轉(zhuǎn)換成一個(gè)相應(yīng)的模擬幅度值，并通過(guò)將相應(yīng)的轉(zhuǎn)換模擬幅度值加到VCXO26上來(lái)控制VCXO26的振蕩電壓。
然后，VCXO26振蕩并輸出頻率與D/A轉(zhuǎn)換器25輸出的模擬幅度值一致的系統(tǒng)時(shí)鐘。
將VCXO26輸出的系統(tǒng)時(shí)鐘加到分頻器21上，分頻器21以一預(yù)定分頻率對(duì)系統(tǒng)時(shí)鐘進(jìn)行分頻，用于將差動(dòng)相位與參考時(shí)鐘進(jìn)行比較。然后順序地重復(fù)上述操作。
在上述操作重復(fù)期間，系統(tǒng)時(shí)鐘逐次跟隨著參考時(shí)鐘，與參考時(shí)鐘的差動(dòng)相位(如圖3e所示)(第二差動(dòng)脈沖)變得越來(lái)越小，直到小于系統(tǒng)時(shí)鐘的一個(gè)周期，從計(jì)數(shù)器23輸出的具有“n’位的計(jì)數(shù)值最終變?yōu)?。因此，差動(dòng)相位計(jì)數(shù)器23不再對(duì)差動(dòng)相位幅度進(jìn)行計(jì)數(shù)。
但微處理器24已經(jīng)被設(shè)計(jì)為當(dāng)計(jì)數(shù)器23的計(jì)數(shù)值小于1時(shí)(當(dāng)來(lái)自比較器的差動(dòng)脈沖寬度變?yōu)樾∮谙到y(tǒng)時(shí)鐘的一個(gè)周期時(shí))能夠切換大約兩個(gè)輸入(數(shù)字計(jì)數(shù)值和模擬幅度值)。
因此，當(dāng)計(jì)數(shù)器23的計(jì)數(shù)值小于0時(shí)，在微處理器24內(nèi)完成內(nèi)部切換操作，通過(guò)模擬濾波器27和A/D轉(zhuǎn)換器28將第二差動(dòng)相位脈沖加到微處理器24上。
于是，在微處理器24中用下面的公式2對(duì)來(lái)自A/D轉(zhuǎn)換器28的數(shù)字值進(jìn)行濾波。
A＇=∑C(M＇)＇/n＇……公式2這里，n＇是差動(dòng)相位計(jì)數(shù)值小于1的次數(shù)，C(M＇)′代表在差動(dòng)相位計(jì)數(shù)值小于1的情況下的一個(gè)相應(yīng)的數(shù)字值，A＇代表在差動(dòng)相位計(jì)數(shù)值小于1的情況下的差動(dòng)相位平均值。
D/A轉(zhuǎn)換器25將平均值(A＇)轉(zhuǎn)換成模擬幅度值，將該模擬幅度值加到VCXO26。VCXO26振蕩出頻率與D/A轉(zhuǎn)換器25輸出的模擬幅度值一致的系統(tǒng)時(shí)鐘，并輸出該系統(tǒng)時(shí)鐘。
以這種方式，在VCXO26振蕩出的系統(tǒng)時(shí)鐘和參考輸入值之間的絕對(duì)差動(dòng)相位變得越來(lái)越小。當(dāng)連續(xù)地重復(fù)上述將VCXO26振蕩出的系統(tǒng)時(shí)鐘加到分頻器21并進(jìn)行分頻的操作時(shí)，差動(dòng)相位寬度象第三差動(dòng)相位脈沖(圖3f)或第四差動(dòng)相位脈沖(圖3g)一樣逐漸變?yōu)?。
除此之外，在非正常情況下，例如，突然發(fā)生參考時(shí)鐘的頻率改變或相位漂移，差動(dòng)相位脈沖寬度變得越來(lái)越大，差動(dòng)計(jì)數(shù)器23的數(shù)字計(jì)數(shù)值大于1。這里，在“M”次期間“C(M)”值可以為計(jì)數(shù)器23或A/D轉(zhuǎn)換器28的輸出值。
換句話說(shuō)，在計(jì)數(shù)器23輸出的具有n位的計(jì)數(shù)值為0的情況下，A/D轉(zhuǎn)換器28的輸出值為“C(M)”。而在計(jì)數(shù)器23輸出的具有n位的計(jì)數(shù)值大于1的情況下，差動(dòng)相位計(jì)數(shù)器23的輸出值為“C(M)”。
這里，在具有n位的計(jì)數(shù)值中，“n”可以根據(jù)與相應(yīng)系統(tǒng)一致的設(shè)計(jì)結(jié)構(gòu)和時(shí)鐘頻率而不同，控制VCXO26的“M”和周期可以由考慮系統(tǒng)時(shí)鐘頻率、微處理器24的能力、D/A轉(zhuǎn)換器25的轉(zhuǎn)換步驟等的推理計(jì)算和重復(fù)測(cè)試來(lái)獲得。
最后，在DPPLL鎖定在參考時(shí)鐘即由每個(gè)時(shí)鐘單元提供的系統(tǒng)時(shí)鐘相位后，系統(tǒng)時(shí)鐘和參考時(shí)鐘幾乎完全匹配，即使每個(gè)單元是分別在使用該對(duì)時(shí)鐘單元的逐一切換結(jié)構(gòu)中進(jìn)行PLL操作的，因?yàn)閰⒖紩r(shí)鐘和相位匹配，從每個(gè)時(shí)鐘單元提供出的系統(tǒng)時(shí)鐘相位因此自動(dòng)匹配。即使在上述情況下完成了系統(tǒng)切換，相應(yīng)的切換對(duì)系統(tǒng)服務(wù)也沒(méi)有任何影響。
圖4是表示依據(jù)本發(fā)明的第二個(gè)實(shí)施例的通過(guò)使用成對(duì)時(shí)鐘單元用于在復(fù)制的時(shí)鐘供給系統(tǒng)中的無(wú)瞬時(shí)擾動(dòng)切換的DPPLL的相位補(bǔ)償電路的方框圖。參見(jiàn)圖4，只顯示了一個(gè)時(shí)鐘單元。
依據(jù)本發(fā)明的另一個(gè)實(shí)施例，在圖2的DPPLL中還包括一個(gè)相位差比較器29、一個(gè)時(shí)鐘選擇器30和一個(gè)時(shí)鐘和參考信號(hào)供給器31，以使得一個(gè)時(shí)鐘單元將自有時(shí)鐘通過(guò)共同具有另一個(gè)共用時(shí)鐘來(lái)與相位進(jìn)行比較，并且在差動(dòng)相位小的區(qū)域切換系統(tǒng)時(shí)鐘。
這里，相位差比較器29最好通過(guò)接收自有時(shí)鐘和另一個(gè)共用時(shí)鐘作為輸入來(lái)比較兩個(gè)時(shí)鐘相位，在比較后檢測(cè)相位差最小的區(qū)域，然后產(chǎn)生一個(gè)輸出(時(shí)鐘選擇信號(hào))。
時(shí)鐘選擇器30根據(jù)時(shí)鐘選擇信號(hào)選擇自有時(shí)鐘或另一個(gè)共用時(shí)鐘，將自有時(shí)鐘或另一個(gè)共用時(shí)鐘加到時(shí)鐘和參考信號(hào)供給器31。供給器31根據(jù)來(lái)自時(shí)鐘選擇器30的時(shí)鐘，在主單元的情況下輸出自有時(shí)鐘來(lái)提供參考信號(hào)和時(shí)鐘，而在保留單元的情況下輸出另一個(gè)共用時(shí)鐘來(lái)提供參考信號(hào)和時(shí)鐘。兩個(gè)時(shí)鐘和參考信號(hào)的相位在接收時(shí)鐘和參考信號(hào)的單元中總是相同的。原因是主單元和保留單元是使用一個(gè)單元的DPPLL來(lái)操作的，但輸出時(shí)鐘是主單元中的一個(gè)。換句話說(shuō)，該對(duì)單元的輸出時(shí)鐘源是一個(gè)。
圖5詳細(xì)顯示了一個(gè)相位差比較器的電路圖。通過(guò)一個(gè)異或門(mén)將自有時(shí)鐘和另一個(gè)共用時(shí)鐘的相位差輸出為一個(gè)脈沖(圖6的(1)波形)。通過(guò)多個(gè)寄存器和電容將差動(dòng)相位脈沖轉(zhuǎn)換成相應(yīng)的直流(DC)電平(圖6的(2)波形)。應(yīng)用第一電壓比較器(COMP1)將DC電平與較高的參考值(a)進(jìn)行比較，應(yīng)用第二電壓比較器(COMP2)將DC電平與較低的參考值(b)進(jìn)行比較。在DC電平高于較高的參考值或低于較低的參考值的情況下，通過(guò)兩個(gè)電壓比較器輸出邏輯高(圖6的(3)、(4)波形)。
這里，應(yīng)該根據(jù)一個(gè)相應(yīng)的時(shí)鐘頻率來(lái)調(diào)節(jié)用于將相位差轉(zhuǎn)換成DC電平的寄存器和電容。
從比較器(COMP1,2)輸出的兩個(gè)脈沖經(jīng)過(guò)一個(gè)NOR門(mén)(NOR1)，將NOR1的輸出(圖6的(5)波形)作為時(shí)鐘選擇器30的一個(gè)時(shí)鐘選擇信號(hào)輸入，該時(shí)鐘選擇器30包括兩個(gè)AND門(mén)(AND1,2)、一個(gè)非門(mén)(INV1)、一個(gè)OR門(mén)(OR1)和一個(gè)觸發(fā)器(FF1)。
因此，在邏輯高期間在自有時(shí)鐘的下降沿向時(shí)鐘選擇器30輸出時(shí)鐘選擇信號(hào)。在自有時(shí)鐘的下降沿輸出時(shí)鐘選擇信號(hào)的原因是，在當(dāng)另一個(gè)共用時(shí)鐘為邏輯低、自有時(shí)鐘為邏輯高時(shí)不使用FF1的情況下，輸出一個(gè)無(wú)用時(shí)鐘的正邊沿(假定時(shí)鐘供給系統(tǒng)使用正邊沿)。
圖6是圖5的每個(gè)部分的操作時(shí)序圖。
在時(shí)鐘相位具有一個(gè)不影響系統(tǒng)的相位差的情況下可以輸出從本發(fā)明的另一個(gè)實(shí)施例輸出的時(shí)鐘選擇信號(hào)。
換句話說(shuō)，將來(lái)自時(shí)鐘選擇器30的一個(gè)時(shí)鐘作為自有時(shí)鐘輸出，并輸入到時(shí)鐘和參考信號(hào)供給器31。供給器31根據(jù)主單元或保留單元的狀態(tài)，在主單元的情況下輸出自有參考時(shí)鐘，在保留單元的情況下輸出另一個(gè)共用參考時(shí)鐘。結(jié)果，輸出在該對(duì)單元中絕對(duì)匹配的時(shí)鐘和參考信號(hào)。
這里，通過(guò)與圖4所示時(shí)鐘比較彼此的相位差，可以不需要切換，因?yàn)樵谄ヅ鋱D2中所示的絕對(duì)相位的情況下本發(fā)明總是相位匹配的。但存在的情況是，由于參考時(shí)鐘是通過(guò)幾個(gè)步驟輸入到系統(tǒng)中的，由于參考時(shí)鐘故障而在一種保持模式中振蕩，并且由于用戶選擇處于一種自由振蕩狀態(tài)，所以SDHN/W的參考時(shí)鐘包含系統(tǒng)中的自身抖動(dòng)。因此，通過(guò)在任何情況下比較彼此的時(shí)鐘之后根據(jù)相位差切換可以防止系統(tǒng)中的突然問(wèn)題。
依據(jù)本發(fā)明，通過(guò)在接收一個(gè)正確的參考時(shí)鐘的情況下與參考時(shí)鐘匹配絕對(duì)相位，在兩個(gè)時(shí)鐘單元之間切換期間能夠在不影響系統(tǒng)的情況下進(jìn)行切換。另外，如果參考時(shí)鐘有問(wèn)題或者時(shí)鐘被截?cái)啵瑑蓚€(gè)時(shí)鐘單元的輸出接著不再匹配。因此，通過(guò)在相位同步的情況下切換，能夠進(jìn)行無(wú)瞬時(shí)擾動(dòng)的切換。
本發(fā)明并不限于這里所特別公開(kāi)的實(shí)施例，在不偏離本發(fā)明的范圍的情況下可以作出變化和修改。
權(quán)利要求
1．?dāng)?shù)字處理鎖相環(huán)(DPPLL)，包括第一檢測(cè)路徑，使用一個(gè)數(shù)字值檢測(cè)從相位比較裝置輸出的一個(gè)脈沖的差動(dòng)相位值；第二檢測(cè)路徑，使用一個(gè)模擬值檢測(cè)脈沖的差動(dòng)相位值；控制裝置，用于將數(shù)字差動(dòng)相位值與一個(gè)系統(tǒng)時(shí)鐘值進(jìn)行比較，并且在數(shù)字差動(dòng)相位值小于系統(tǒng)時(shí)鐘值的一特定范圍的情況下選擇和輸出模擬差動(dòng)相位值；以及壓控振蕩裝置，利用輸出的信號(hào)輸出一個(gè)相位補(bǔ)償系統(tǒng)時(shí)鐘。
2．如權(quán)利要求1所述的DPPLL，其特征在于，所述系統(tǒng)時(shí)鐘值的特定范圍是一個(gè)周期或小于一個(gè)周期。
3．如權(quán)利要求1所述的DPPLL，其特征在于，所述第一檢測(cè)路徑包括一個(gè)差動(dòng)相位計(jì)數(shù)器，用于以系統(tǒng)時(shí)鐘對(duì)相位比較裝置輸出的差動(dòng)相位脈沖進(jìn)行計(jì)數(shù)，將脈沖的差動(dòng)相位轉(zhuǎn)換成數(shù)字值，并輸出該數(shù)字值。
4．如權(quán)利要求1所述的DPPLL，其特征在于，所述第二檢測(cè)路徑包括一個(gè)模擬濾波器，應(yīng)用一個(gè)模擬幅度值檢測(cè)相位比較裝置輸出的差動(dòng)相位脈沖；以及一個(gè)A/D轉(zhuǎn)換器，通過(guò)將模擬幅度值轉(zhuǎn)換成數(shù)字值，將脈沖的差動(dòng)相位值變成數(shù)字值，并輸出該數(shù)字值。
5．如權(quán)利要求1所述的DPPLL，其特征在于，所述一對(duì)時(shí)鐘單元包括控制裝置和壓控振蕩裝置，輸出相位補(bǔ)償系統(tǒng)時(shí)鐘，通過(guò)共同具有另一個(gè)共用時(shí)鐘將另一個(gè)共用相位與自有時(shí)鐘進(jìn)行比較，檢測(cè)差動(dòng)相位比特定的周期范圍短的區(qū)域并在相應(yīng)區(qū)域切換系統(tǒng)時(shí)鐘。
6．如權(quán)利要求5所述的DPPLL，其特征在于，該對(duì)時(shí)鐘單元中的每一個(gè)包括差動(dòng)相位比較裝置，用于比較自有時(shí)鐘和另一個(gè)時(shí)鐘之間的相位差，檢測(cè)相位相同的區(qū)域，并且在相應(yīng)區(qū)域產(chǎn)生一個(gè)時(shí)鐘切換信號(hào)。
7．如權(quán)利要求5所述的DPPLL，其特征在于，該對(duì)時(shí)鐘單元中的每一個(gè)包括時(shí)鐘選擇裝置，用于根據(jù)一個(gè)來(lái)自差動(dòng)相位比較裝置的時(shí)鐘選擇信號(hào)來(lái)選擇時(shí)鐘中的一個(gè)。
8．如權(quán)利要求5所述的DPPLL，其特征在于，該對(duì)時(shí)鐘單元中的每一個(gè)包括時(shí)鐘和參考信號(hào)供給裝置，通過(guò)依據(jù)來(lái)自時(shí)鐘選擇裝置的時(shí)鐘在主單元的情況下輸出自有時(shí)鐘來(lái)提供參考時(shí)鐘和時(shí)鐘，通過(guò)依據(jù)來(lái)自時(shí)鐘選擇裝置的時(shí)鐘在保留單元的情況下輸出另一個(gè)共用時(shí)鐘來(lái)提供參考時(shí)鐘和時(shí)鐘。
9．?dāng)?shù)字處理鎖相環(huán)(DPPLL)，包括第一檢測(cè)路徑，使用一個(gè)數(shù)字值檢測(cè)從相位比較裝置輸出的一個(gè)脈沖的差動(dòng)相位值；第二檢測(cè)路徑，使用一個(gè)模擬值檢測(cè)脈沖的差動(dòng)相位值；控制裝置，用于將數(shù)字差動(dòng)相位值與一個(gè)系統(tǒng)時(shí)鐘值進(jìn)行比較，并且在數(shù)字差動(dòng)相位值小于系統(tǒng)時(shí)鐘值的一特定范圍的情況下選擇并輸出模擬差動(dòng)相位值；壓控振蕩裝置，利用輸出的信號(hào)輸出一個(gè)相位補(bǔ)償系統(tǒng)時(shí)鐘；以及相位切換裝置，在將時(shí)鐘與其他單元的時(shí)鐘的相位進(jìn)行比較之后，通過(guò)檢測(cè)差動(dòng)相位小于系統(tǒng)時(shí)鐘值的一特定范圍的區(qū)域，在相應(yīng)區(qū)域切換系統(tǒng)時(shí)鐘。
10．如權(quán)利要求9所述的DPPLL，其特征在于，系統(tǒng)時(shí)鐘值的特定范圍是一個(gè)周期或小于一個(gè)周期。
11．如權(quán)利要求9所述的DPPLL，其特征在于，所述第一檢測(cè)路徑包括一個(gè)差動(dòng)相位計(jì)數(shù)器，用于以系統(tǒng)時(shí)鐘對(duì)相位比較裝置輸出的差動(dòng)相位脈沖進(jìn)行計(jì)數(shù)，將脈沖的差動(dòng)相位轉(zhuǎn)換成數(shù)字值，并輸出該數(shù)字值。
12．如權(quán)利要求9所述的DPPLL，其特征在于，所述第二檢測(cè)路徑包括一個(gè)模擬濾波器，應(yīng)用一個(gè)模擬幅度值檢測(cè)相位比較裝置輸出的差動(dòng)相位脈沖；以及一個(gè)A/D轉(zhuǎn)換器，通過(guò)將模擬幅度值轉(zhuǎn)換成數(shù)字值，將脈沖的差動(dòng)相位值變成數(shù)字值，并輸出該數(shù)字值。
13．如權(quán)利要求9所述的DPPLL，其特征在于，所述相位切換裝置包括差動(dòng)相位比較裝置，用于比較自有時(shí)鐘和另一個(gè)共用時(shí)鐘之間的相位差，檢測(cè)相位相同的區(qū)域，并且在相應(yīng)區(qū)域產(chǎn)生一個(gè)時(shí)鐘切換信號(hào)。
14．如權(quán)利要求9所述的DPPLL，其特征在于，所述相位切換裝置包括時(shí)鐘選擇裝置，用于根據(jù)一個(gè)來(lái)自差動(dòng)相位比較裝置的時(shí)鐘選擇信號(hào)來(lái)選擇所述時(shí)鐘中的一個(gè)。
15．如權(quán)利要求9所述的DPPLL，其特征在于，所述相位切換裝置包括時(shí)鐘和參考信號(hào)供給裝置，通過(guò)依據(jù)來(lái)自時(shí)鐘選擇裝置的時(shí)鐘在主單元的情況下輸出自有時(shí)鐘來(lái)提供參考時(shí)鐘和時(shí)鐘，通過(guò)依據(jù)來(lái)自時(shí)鐘選擇裝置的時(shí)鐘在保留單元的情況下輸出另一個(gè)共用時(shí)鐘來(lái)提供參考時(shí)鐘和時(shí)鐘。
全文摘要
本發(fā)明提供一種DPPLL的相位補(bǔ)償電路,該電路能夠無(wú)瞬時(shí)擾動(dòng)地進(jìn)行切換,其方法是:精確地匹配關(guān)于小于能夠用數(shù)字方式檢測(cè)到的最小差動(dòng)相位的相位差的DPPLL的頻率和相位,并且通過(guò)辨別關(guān)于另一個(gè)共用時(shí)鐘的相位差、以使得每個(gè)時(shí)鐘單元交替地共同具有從該對(duì)時(shí)鐘單元產(chǎn)生的時(shí)鐘,并且在辨別沒(méi)有差別的情況下通過(guò)使用該對(duì)具有與參考時(shí)鐘不同步的相位的時(shí)鐘單元來(lái)切換時(shí)鐘供給系統(tǒng)內(nèi)的系統(tǒng)時(shí)鐘。
文檔編號(hào)H04L7/033GK1230052SQ98126608
公開(kāi)日1999年9月29日 申請(qǐng)日期1998年12月29日 優(yōu)先權(quán)日1997年12月29日
發(fā)明者成元植 申請(qǐng)人:Lg情報(bào)通信株式會(huì)社