一種at指令處理方法、裝置及系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開了一種AT指令處理方法、裝置及系統(tǒng)，用以實現(xiàn)AT指令的并行處理，降低AT指令阻塞時長，提高AT指令的處理效率。該方法為：應用處理器將預期處理時長超過設定閾值的AT指令加入至少兩個指令隊列中的第一指令隊列，將預期處理時長未超過設定閾值的AT指令加入至少兩個指令隊列中總預期處理時長最小的指令隊列中，根據指令隊列與基帶處理器的虛擬端口的對應關系，分別從各指令隊列中獲取AT指令通過其所屬的指令隊列對應的虛擬端口發(fā)送給基帶處理器并行處理；應用處理器從相應的虛擬端口獲取基帶處理器返回的AT指令的處理結果，并從與所述虛擬端口相應的所述指令隊列中刪除獲取處理結果的所述AT指令。
【專利說明】—種AT指令處理方法、裝置及系統(tǒng)
【技術領域】
[0001]本發(fā)明涉及通信【技術領域】，尤其涉及一種AT指令處理方法、裝置及系統(tǒng)。
【背景技術】
[0002]AT (Attent1n)指令集是從終端設備(Terminal Equipment, TE)向終端適配器(Terminal Adapter, TA)發(fā)送的。根據3GPP協(xié)議中的規(guī)定,每條AT指令根據不同的參數配置實現(xiàn)不同的功能。
[0003]采用AT指令可以實現(xiàn)應用處理器(Applicat1n Processor, AP)和基帶處理器(Baseband Processor,BP)之間的通信。用戶通過AT指令可以實現(xiàn)打電話、發(fā)短信、撥號上網等功能。
[0004]如圖1所示為現(xiàn)有的AT指令處理過程，AP將新的AT指令放入隊列尾部，從隊列頭部中取出待處理的AT指令，并發(fā)送給BP的端口，BP負責處理該AT指令，并將結果通過該端口返回給AP，AP在收到處理結果后，將該AT指令從隊列中清除出隊列，再次從隊列頭部取出下一條待處理AT指令，依次循環(huán)。大部分AT指令是應答形式的，即AP發(fā)送AT指令給BP后，等待BP返回處理結果，在收到BP返回的處理結果后再發(fā)送下一條AT指令給BP。
[0005]現(xiàn)有的AT指令為串行處理方式，BP在處理AT指令的過程中，AP在等待BP返回處理結果的過程中不能發(fā)送下一條AT指令，這就會導致后續(xù)待處理的AT指令被阻塞。
【發(fā)明內容】
[0006]本發(fā)明提供一種AT指令處理方法、裝置及系統(tǒng)，用以實現(xiàn)AT指令的并行處理，降低AT指令阻塞時長，提高AT指令的處理效率。
[0007]本發(fā)明實施例提供的具體技術方案如下:
[0008]一種AT指令處理方法，包括:
[0009]應用處理器根據AT指令的預期處理時長創(chuàng)建至少兩個指令隊列，所述至少兩個指令隊列中包括第一指令隊列，將所述預期處理時長超過設定閾值的所述AT指令加入所述第一指令隊列，將所述預期處理時長未超過設定閾值的所述AT指令加入所述至少兩個指令隊列中總預期處理時長最小的指令隊列中；
[0010]所述應用處理器確定所述指令隊列與基帶處理器的虛擬端口的對應關系，分別從各指令隊列中獲取所述AT指令，根據所述對應關系，將獲取的所述AT指令通過該AT指令所屬的指令隊列對應的虛擬端口發(fā)送給所述基帶處理器，由所述基帶處理器并行處理通過各所述虛擬端口獲取的所述AT指令，將所述AT指令的處理結果通過相對應的所述虛擬端口返回給所述應用處理器；
[0011]所述應用處理器從所述虛擬端口獲取所述AT指令的處理結果，并從與所述虛擬端口相應的所述指令隊列中刪除獲取處理結果的所述AT指令。
[0012]一種AT指令處理裝置，包括:
[0013]第一處理單元，用于根據AT指令的預期處理時長創(chuàng)建至少兩個指令隊列，所述至少兩個指令隊列中包括第一指令隊列，將所述預期處理時長超過設定閾值的所述AT指令加入所述第一指令隊列，將所述預期處理時長未超過設定閾值的所述AT指令加入所述至少兩個指令隊列中總預期處理時長最小的指令隊列中；
[0014]第二處理單元，用于確定所述指令隊列與基帶處理器的虛擬端口的對應關系，分別從各指令隊列中獲取所述AT指令，根據所述對應關系，將獲取的所述AT指令通過該AT指令所屬的指令隊列對應的虛擬端口發(fā)送給所述基帶處理器，由所述基帶處理器并行處理通過各所述虛擬端口獲取的所述AT指令，將所述AT指令的處理結果通過相對應的所述虛擬端口返回；
[0015]第三處理單元，用于從所述虛擬端口獲取所述AT指令的處理結果，并從與所述虛擬端口相應的所述指令隊列中刪除獲取處理結果的所述AT指令。
[0016]一種AT指令處理系統(tǒng)，包括:
[0017]應用處理器，用于根據AT指令的預期處理時長創(chuàng)建至少兩個指令隊列，所述至少兩個指令隊列中包括第一指令隊列，將所述預期處理時長超過設定閾值的所述AT指令加入所述第一指令隊列，將所述預期處理時長未超過設定閾值的所述AT指令加入所述至少兩個指令隊列中總預期處理時長最小的指令隊列中；確定所述指令隊列與基帶處理器的虛擬端口的對應關系，分別從各指令隊列中獲取所述AT指令，根據所述對應關系，將獲取的所述AT指令通過該AT指令所屬的指令隊列對應的虛擬端口發(fā)送給所述基帶處理器；從所述虛擬端口獲取所述基帶處理器返回的所述AT指令的處理結果，并從與所述虛擬端口相應的所述指令隊列中刪除獲取處理結果的所述AT指令；
[0018]基帶處理器，用于并行處理通過各所述虛擬端口獲取的所述AT指令，將所述AT指令的處理結果通過相對應的所述虛擬端口返回給所述應用處理器。
[0019]基于上述技術方案，本發(fā)明實施例中，應用處理器創(chuàng)建至少兩個指令隊列，基帶處理器并行處理各指令隊列中的AT指令，提高了 AT指令的處理效率，應用處理器在創(chuàng)建各指令隊列時，通過將預期處理時長超過設定閾值的AT指令歸入第一指令隊列，避免了處理時間較長的AT指令對處理時間較短的AT指令造成阻塞，降低了處理時間較短的AT指令的阻塞時長，進一步提高了 AT指令的處理效率，通過將預期處理時長未超過設定閾值的AT指令加入至少兩個指令隊列中總預期處理時長最小的指令隊列中，以動態(tài)調整各隊列中等待執(zhí)行的AT指令個數，進一步提高指令響應速度。
【專利附圖】
【附圖說明】
[0020]圖1為現(xiàn)有的AT指令處理過程示意圖；
[0021]圖2為本發(fā)明實施例中AT指令處理的方法流程圖；
[0022]圖3為本發(fā)明實施例中AT指令處理的過程示意圖；
[0023]圖4為本發(fā)明實施例中AT指令處理裝置結構示意圖。
【具體實施方式】
[0024]為了使本發(fā)明的目的、技術方案和優(yōu)點更加清楚，下面將結合附圖對本發(fā)明作進一步地詳細描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其它實施例，都屬于本發(fā)明保護的范圍。
[0025]為了實現(xiàn)AT指令的并行處理，降低AT指令阻塞時長，提高AT指令的處理效率，本發(fā)明實施例提供了一種AT指令處理方法。
[0026]如圖2所示，本發(fā)明實施例中進行AT指令處理的詳細方法流程如下:
[0027]步驟201:應用處理器根據AT指令的預期處理時長創(chuàng)建至少兩個指令隊列，該至少兩個指令隊列中包括第一指令隊列，將預期處理時長超過設定閾值的AT指令加入第一指令隊列，將預期處理時長未超過設定閾值的AT指令加入該至少兩個指令隊列中總預期處理時長最小的指令隊列中。
[0028]具體實施中，應用處理器根據預先保存的AT指令與預期處理時長的對應關系，獲取AT指令的預期處理時長。
[0029]優(yōu)選地，將預期處理時長未超過設定閾值的AT指令加入該至少兩個指令隊列中總預期處理時長最小的指令隊列之前，計算各指令隊列的總預期處理時長。
[0030]具體地，AP計算第一指令隊列中未處理的AT指令的預期處理時長以及正在處理的AT指令的預期剩余處理時長的和，得到第一指令隊列的總預期處理時長，正在處理的AT指令的預期剩余處理時長為該正在處理的AT指令的預期處理時長與該正在處理的AT指令已經處理的時長的差；
[0031]對于除第一指令隊列之外的其它任一指令隊列，計算該指令隊列中未處理的AT指令的預期處理時長的和，得到該指令隊列的總預期處理時長。
[0032]例如，在創(chuàng)建兩個指令隊列時，該兩個指令隊列分別為第一指令隊列和第二指令隊列，在待處理的AT指令的預期處理時長大于或等于3秒時，將該AT指令確定為長指令，將其加入第一指令隊列；
[0033]在待處理的AT指令的預期處理時長小于3秒時，將該AT指令確定為短指令，比較第一指令隊列的總預期處理時長和第二指令隊列的總預期處理時長，若確定第一指令隊列的總預期處理時長小于第二指令隊列的總預期處理時長，將該AT指令加入第一指令隊列；若確定第一指令隊列的總預期處理時長不小于第二指令隊列的總預期處理時長，將該AT指令加入第二指令隊列。
[0034]該優(yōu)選的實施方式中，通過比較各指令隊列的總預期處理時長，將預期處理時長小于設定閾值的AT指令加入總預期處理時長最小的指令隊列，以動態(tài)調整各隊列中等待執(zhí)行的AT指令個數，進一步提高指令響應速度，使得命令能夠得到最快速的處理。
[0035]步驟202:應用處理器確定指令隊列與基帶處理器的虛擬端口的對應關系，分別從各指令隊列中獲取AT指令，根據該對應關系，將獲取的AT指令通過該AT指令所屬的指令隊列對應的虛擬端口發(fā)送給基帶處理器，由基帶處理器并行處理通過各虛擬端口獲取的AT指令，將AT指令的處理結果通過相對應的虛擬端口返回給應用處理器。
[0036]具體實施中，BP采用端口多路復用協(xié)議建立至少兩個虛擬端口，將各虛擬端口的標識通知給AP。AP獲得各虛擬端口的標識后，建立各指令隊列與虛擬端口的標識的對應關系O
[0037]優(yōu)選地，應用處理器創(chuàng)建的指令隊列的個數與虛擬端口的個數一致。
[0038]優(yōu)選地，基帶處理器并行運行各虛擬端口對應的線程，通過虛擬端口對應的線程從該虛擬端口獲取AT指令并處理，并通過線程將AT指令的處理結果經對應的虛擬端口返回給應用處理器。
[0039]具體實施中，BP對應每個虛擬端口創(chuàng)建一個線程，該線程負責從對應的虛擬端口讀取AP發(fā)送的AT指令，進行指令處理并得到處理結果后，將處理結果通過該虛擬端口返回給AP，重復相同的過程執(zhí)行下一條AT指令。
[0040]BP由于無需涉及與用戶界面(UI)操作相關的內容，通常被設計成一種微內核的架構(具備操作系統(tǒng)最基礎、最核心的功能:如進程、線程的管理和調度、輸入輸出(I/o)操作、文件系統(tǒng)、存儲管理等)，能夠持多任務并發(fā)處理。
[0041]步驟203:應用處理器從虛擬端口獲取AT指令的處理結果，并從與虛擬端口相應的指令隊列中刪除獲取處理結果的AT指令。
[0042]優(yōu)選地，應用處理器從與虛擬端口相應的指令隊列中刪除獲取處理結果的AT指令后，更新刪除AT指令后的指令隊列的總預期處理時長。
[0043]具體實施中，可以在指令隊列發(fā)生變化時(加入新的AT指令、刪除AT指令)，更新該指令隊列的總預期處理時長。
[0044]其中，在指令隊列中增加AT指令時，將新加入的AT指令置于隊列尾部，AP從指令隊列中獲取AT指令時，從指令隊列頭部獲取。
[0045]例如，如圖3所示，AP確定兩個指令隊列，一個為長指令隊列Q1，另一個為短指令隊列Q2，AP在獲得一個新的AT指令后，通過將該AT指令與設定閾值進行比較，確定該AT指令屬于長指令時，將該AT指令加入長指令隊列，否則，比較長指令隊列Ql和短指令隊列Q2的總預期處理時長，將該AT指令加入總預期處理時長較短的指令隊列。長指令隊列對應虛擬纟而口 I，短指令隊列對應虛擬纟而口 2，AP并彳了發(fā)送長指令隊列和短指令隊列中的AT指令，從長指令隊列中獲取的AT指令映射至虛擬端口 I，從短指令隊列中獲取的AT指令映射至虛擬端口 2 ;BP并行處理來自兩個虛擬端口的AT指令，在處理完畢后，將處理結果通過對應的虛擬端口返回給AP。對指令隊列Ql的具體處理過程為:將該新的AT指令加入Ql尾部，從Ql頭部中取出待處理的AT指令，并發(fā)送給BP的虛擬端口 I，BP負責處理該AT指令，并將處理結果通過虛擬端口 I返回給AP，AP在收到處理結果后，將該AT指令從Ql中清除，從Ql頭部取出下一條待處理的AT指令，依次循環(huán)。同理，對指令隊列Q2的具體處理過程為:將該新的AT指令加入Q2尾部，從Q2頭部中取出待處理的AT指令，并發(fā)送給BP的虛擬端口 2，BP負責處理該AT指令，并將處理結果通過虛擬端口 2返回給AP，AP在收到處理結果后，將該AT指令從Q2中清除，從Q2頭部取出下一條待處理的AT指令，依次循環(huán)。
[0046]接上例，在優(yōu)選的實施方式中，每獲取一條AT指令，首先判斷該AT指令是否為長指令，在判定該AT指令為長指令時將該AT指令加入長指令隊列Ql中，以避免在短指令隊列Q2的總預期處理時長小于長指令隊列Ql的總預期處理時長時，將長指令加入短指令隊列Q2。假設Ql中已經有一條AT指令commandl,新的AT指令command2為長指令,若不判定Command2是否為長指令，而在判定Q2的總預期處理時長小于Ql的總預期處理時長時將command2加入Q2中，則在后續(xù)的AT指令command3屬于短指令時,該command3由于被長指令阻塞而不能被及時處理。若首先判斷command2是否為長指令,在確定command2為長指令后，將command2加入Ql中，對于后續(xù)的command3在判定該command3不是長指令、且Q2的總預期處理時長小于Ql的總預期處理時長，則將command3加入Q2中，該command3的執(zhí)行將不會受到長指令的阻塞，對于長指令而言，多等待一段時長是可以接受的，應盡量避免短指令被阻塞。
[0047]基于同一發(fā)明構思，本發(fā)明實施例還提供了一種AT指令處理裝置，該裝置的具體實施可參見上述方法部分中AP的描述，重復之處不再贅述，如圖4所示，該裝置主要包括:
[0048]第一處理單元401，用于根據AT指令的預期處理時長創(chuàng)建至少兩個指令隊列，所述至少兩個指令隊列中包括第一指令隊列，將所述預期處理時長超過設定閾值的所述AT指令加入所述第一指令隊列，將所述預期處理時長未超過設定閾值的所述AT指令加入所述至少兩個指令隊列中總預期處理時長最小的指令隊列中；
[0049]第二處理單元402，用于確定所述指令隊列與基帶處理器的虛擬端口的對應關系，分別從各指令隊列中獲取所述AT指令，根據所述對應關系，將獲取的所述AT指令通過該AT指令所屬的指令隊列對應的虛擬端口發(fā)送給所述基帶處理器，由所述基帶處理器并行處理通過各所述虛擬端口獲取的所述AT指令，將所述AT指令的處理結果通過相對應的所述虛擬端口返回；
[0050]第三處理單元403，用于從所述虛擬端口獲取所述AT指令的處理結果，并從與所述虛擬端口相應的所述指令隊列中刪除獲取處理結果的所述AT指令。
[0051]優(yōu)選地，第一處理單元401還用于:
[0052]將所述預期處理時長未超過設定閾值的所述AT指令加入所述至少兩個指令隊列中總預期處理時長最小的指令隊列之前，計算所述第一指令隊列中未處理的AT指令的預期處理時長以及正在處理的AT指令的預期剩余處理時長的和，得到所述第一指令隊列的總預期處理時長，所述正在處理的AT指令的預期剩余處理時長為所述正在處理的AT指令的預期處理時長與所述正在處理的AT指令已經處理的時長的差；
[0053]對于除所述第一指令隊列之外的其它任一指令隊列，計算該指令隊列中未處理的AT指令的預期處理時長的和，得到該指令隊列的總預期處理時長。
[0054]優(yōu)選地，第一處理單元401還用于:
[0055]在所述第三處理單元403從與所述虛擬端口相應的所述指令隊列中刪除獲取處理結果的所述AT指令后，更新刪除所述AT指令后的所述指令隊列的總預期處理時長。
[0056]優(yōu)選地，第一處理單元401還用于:
[0057]根據AT指令的預期處理時長創(chuàng)建至少兩個指令隊列之前，根據保存的AT指令與預期處理時長的對應關系，獲取所述AT指令的預期處理時長。
[0058]基于同一發(fā)明構思，本發(fā)明實施例還提供了一種AT指令處理系統(tǒng)，該系統(tǒng)的具體實施可參見上述方法部分的描述，重復之處不再贅述，該系統(tǒng)主要包括:
[0059]應用處理器，用于根據AT指令的預期處理時長創(chuàng)建至少兩個指令隊列，所述至少兩個指令隊列中包括第一指令隊列，將所述預期處理時長超過設定閾值的所述AT指令加入所述第一指令隊列，將所述預期處理時長未超過設定閾值的所述AT指令加入所述至少兩個指令隊列中總預期處理時長最小的指令隊列中；確定所述指令隊列與基帶處理器的虛擬端口的對應關系，分別從各指令隊列中獲取所述AT指令，根據所述對應關系，將獲取的所述AT指令通過該AT指令所屬的指令隊列對應的虛擬端口發(fā)送給所述基帶處理器；從所述虛擬端口獲取所述基帶處理器返回的所述AT指令的處理結果，并從與所述虛擬端口相應的所述指令隊列中刪除獲取處理結果的所述AT指令；
[0060]基帶處理器，用于并行處理通過各所述虛擬端口獲取的所述AT指令，將所述AT指令的處理結果通過相對應的所述虛擬端口返回給所述應用處理器。
[0061 ] 基于上述技術方案，本發(fā)明實施例中，應用處理器創(chuàng)建至少兩個指令隊列，基帶處理器并行處理各指令隊列中的AT指令，提高了 AT指令的處理效率，應用處理器在創(chuàng)建各指令隊列時，通過將預期處理時長超過設定閾值的AT指令歸入第一指令隊列，避免了處理時間較長的AT指令對處理時間較短的AT指令造成阻塞，降低了處理時間較短的AT指令的阻塞時長，進一步提高了 AT指令的處理效率，通過將預期處理時長未超過設定閾值的AT指令加入至少兩個指令隊列中總預期處理時長最小的指令隊列中，以動態(tài)調整各隊列中等待執(zhí)行的AT指令個數，進一步提高指令響應速度。
[0062]顯然，本領域的技術人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍之內，則本發(fā)明也意圖包含這些改動和變型在內。
【權利要求】
1.一種AT指令處理方法，其特征在于，包括: 應用處理器根據AT指令的預期處理時長創(chuàng)建至少兩個指令隊列，所述至少兩個指令隊列中包括第一指令隊列，將所述預期處理時長超過設定閾值的所述AT指令加入所述第一指令隊列，將所述預期處理時長未超過設定閾值的所述AT指令加入所述至少兩個指令隊列中總預期處理時長最小的指令隊列中； 所述應用處理器確定所述指令隊列與基帶處理器的虛擬端口的對應關系，分別從各指令隊列中獲取所述AT指令，根據所述對應關系，將獲取的所述AT指令通過該AT指令所屬的指令隊列對應的虛擬端口發(fā)送給所述基帶處理器，由所述基帶處理器并行處理通過各所述虛擬端口獲取的所述AT指令，將所述AT指令的處理結果通過相對應的所述虛擬端口返回給所述應用處理器； 所述應用處理器從所述虛擬端口獲取所述AT指令的處理結果，并從與所述虛擬端口相應的所述指令隊列中刪除獲取處理結果的所述AT指令。
2.如權利要求1所述的方法，其特征在于，將所述預期處理時長未超過設定閾值的所述AT指令加入所述至少兩個指令隊列中總預期處理時長最小的指令隊列之前，還包括: 所述應用處理器計算所述第一指令隊列中未處理的AT指令的預期處理時長以及正在處理的AT指令的預期剩余處理時長的和，得到所述第一指令隊列的總預期處理時長，所述正在處理的AT指令的預期剩余處理時長為所述正在處理的AT指令的預期處理時長與所述正在處理的AT指令已經處理的時長的差； 對于除所述第一指令隊列之外的其它任一指令隊列，計算該指令隊列中未處理的AT指令的預期處理時長的和 ，得到該指令隊列的總預期處理時長。
3.如權利要求2所述的方法，其特征在于，所述應用處理器從所述虛擬端口獲取所述AT指令的處理結果，并從與所述虛擬端口相應的所述指令隊列中刪除獲取處理結果的所述AT指令后，還包括: 所述應用處理器更新刪除所述AT指令后的所述指令隊列的總預期處理時長。
4.如權利要求1、2或3所述的方法，其特征在于，應用處理器根據AT指令的預期處理時長創(chuàng)建至少兩個指令隊列之前，還包括: 所述應用處理器根據保存的AT指令與預期處理時長的對應關系，獲取所述AT指令的預期處理時長。
5.如權利要求4所述的方法，其特征在于，由所述基帶處理器并行處理通過各所述虛擬端口獲取的所述AT指令，將所述AT指令的處理結果通過相對應的所述虛擬端口返回給所述應用處理器，包括: 所述基帶處理器并行運行各虛擬端口對應的線程，通過所述虛擬端口對應的線程從該虛擬端口獲取所述AT指令并處理，并通過所述線程將所述AT指令的處理結果經對應的所述虛擬端口返回給所述應用處理器。
6.一種AT指令處理裝置，其特征在于，包括: 第一處理單元，用于根據AT指令的預期處理時長創(chuàng)建至少兩個指令隊列，所述至少兩個指令隊列中包括第一指令隊列，將所述預期處理時長超過設定閾值的所述AT指令加入所述第一指令隊列，將所述預期處理時長未超過設定閾值的所述AT指令加入所述至少兩個指令隊列中總預期處理時長最小的指令隊列中；第二處理單元，用于確定所述指令隊列與基帶處理器的虛擬端口的對應關系，分別從各指令隊列中獲取所述AT指令，根據所述對應關系，將獲取的所述AT指令通過該AT指令所屬的指令隊列對應的虛擬端口發(fā)送給所述基帶處理器，由所述基帶處理器并行處理通過各所述虛擬端口獲取的所述AT指令，將所述AT指令的處理結果通過相對應的所述虛擬端口返回； 第三處理單元，用于從所述虛擬端口獲取所述AT指令的處理結果，并從與所述虛擬端口相應的所述指令隊列中刪除獲取處理結果的所述AT指令。
7.如權利要求6所述的裝置，其特征在于，所述第一處理單元還用于: 將所述預期處理時長未超過設定閾值的所述AT指令加入所述至少兩個指令隊列中總預期處理時長最小的指令隊列之前，計算所述第一指令隊列中未處理的AT指令的預期處理時長以及正在處理的AT指令的預期剩余處理時長的和，得到所述第一指令隊列的總預期處理時長，所述正在處理的AT指令的預期剩余處理時長為所述正在處理的AT指令的預期處理時長與所述正在處理的AT指令已經處理的時長的差； 對于除所述第一指令隊列之外的其它任一指令隊列，計算該指令隊列中未處理的AT指令的預期處理時長的和，得到該指令隊列的總預期處理時長。
8.如權利要求7所述的裝置，其特征在于，所述第一處理單元還用于: 在所述第三處理單元從與所述虛擬端口相應的所述指令隊列中刪除獲取處理結果的所述AT指令后，更新 刪除所述AT指令后的所述指令隊列的總預期處理時長。
9.如權利要求6、7或8所述的裝置，其特征在于，所述第一處理單元還用于: 根據AT指令的預期處理時長創(chuàng)建至少兩個指令隊列之前，根據保存的AT指令與預期處理時長的對應關系，獲取所述AT指令的預期處理時長。
10.一種AT指令處理系統(tǒng)，其特征在于，包括: 應用處理器，用于根據AT指令的預期處理時長創(chuàng)建至少兩個指令隊列，所述至少兩個指令隊列中包括第一指令隊列，將所述預期處理時長超過設定閾值的所述AT指令加入所述第一指令隊列，將所述預期處理時長未超過設定閾值的所述AT指令加入所述至少兩個指令隊列中總預期處理時長最小的指令隊列中；確定所述指令隊列與基帶處理器的虛擬端口的對應關系，分別從各指令隊列中獲取所述AT指令，根據所述對應關系，將獲取的所述AT指令通過該AT指令所屬的指令隊列對應的虛擬端口發(fā)送給所述基帶處理器；從所述虛擬端口獲取所述基帶處理器返回的所述AT指令的處理結果，并從與所述虛擬端口相應的所述指令隊列中刪除獲取處理結果的所述AT指令； 基帶處理器，用于并行處理通過各所述虛擬端口獲取的所述AT指令，將所述AT指令的處理結果通過相對應的所述虛擬端口返回給所述應用處理器。
【文檔編號】H04W80/00GK104053252SQ201410245260
【公開日】2014年9月17日 申請日期:2014年6月4日 優(yōu)先權日:2014年6月4日
【發(fā)明者】陳澤元 申請人:青島海信移動通信技術股份有限公司