一種提高adc+fpga數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)發(fā)生裝置及抖動(dòng)產(chǎn)生方法
【專利摘要】本發(fā)明屬于信號(hào)處理【技術(shù)領(lǐng)域】，涉及一種提高ADC+FPGA的數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)發(fā)生裝置及抖動(dòng)產(chǎn)生方法，裝置包括耦合器、模擬數(shù)字轉(zhuǎn)換器、數(shù)字模擬轉(zhuǎn)換器、模擬低通濾波器、放大器和現(xiàn)場(chǎng)可編程邏輯陣列，其中，耦合器、模擬數(shù)字轉(zhuǎn)換器、現(xiàn)場(chǎng)可編程邏輯陣列順次連接，現(xiàn)場(chǎng)可編程邏輯陣列與數(shù)字模擬轉(zhuǎn)換器、模擬低通濾波器、放大器、耦合器順次連接。本發(fā)明產(chǎn)生的窄帶抖動(dòng)信號(hào)頻率范圍實(shí)時(shí)可變，可降低ADC引入的失真，抑制雜散信號(hào)，提高數(shù)字接收系統(tǒng)的靈敏度和動(dòng)態(tài)范圍，且電路簡單，成本低廉，操作靈活，通用性強(qiáng)。
【專利說明】—種提高ADC+FPGA數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)發(fā)生裝置及抖動(dòng)產(chǎn)生方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種提高數(shù)字接收系統(tǒng)靈敏度的技術(shù)，尤其涉及一種提高ADC+FPGA數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)發(fā)生裝置及抖動(dòng)產(chǎn)生方法，屬于信號(hào)處理【技術(shù)領(lǐng)域】。
【背景技術(shù)】
[0002]隨著現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)的發(fā)展，越來越多的數(shù)字接收系統(tǒng)采用ADC+FPGA的方案。高速高分辨率的模擬數(shù)字轉(zhuǎn)換器(ADC)是數(shù)字接收系統(tǒng)中至關(guān)重要的一環(huán)，與系統(tǒng)的信噪比、無雜散動(dòng)態(tài)范圍和ADC的位數(shù)(即精度)、線性度息息相關(guān)。眾所周知，ADC本身固有的微分非線性和量化誤差不可避免，導(dǎo)致信號(hào)在量化后引入了輸入信號(hào)的諧波和雜散。而在一些周期性的輸入信號(hào)的采樣系統(tǒng)中，由ADC微分非線性和量化誤差引入的失真尤為明顯，從而影響了數(shù)字接收系統(tǒng)的靈敏度。
[0003]為了克服這些失真，最好的方法是引入抖動(dòng)(Dither)。抖動(dòng)技術(shù)是在ADC模擬輸入信號(hào)中加入一種‘抖動(dòng)’信號(hào)，它相對(duì)于ADC的模擬輸入信號(hào)是隨機(jī)的，Dither的作用就是打破輸入信號(hào)與采樣時(shí)鐘的固有的相互關(guān)系，迫使量化誤差造成的偽信號(hào)均勻地分散到所有的頻率分量中，使得ADC產(chǎn)生的雜散信號(hào)變成一個(gè)無周期的隨機(jī)信號(hào)，能夠隨機(jī)化ADC的非線性，從而提高ADC的無雜散動(dòng)態(tài)范圍和檢測(cè)小信號(hào)的能力。
[0004]在多種抖動(dòng)信號(hào)的實(shí)現(xiàn)形式中，大幅度的窄帶抖動(dòng)信號(hào)實(shí)現(xiàn)起來較為容易，其原則是確保窄帶抖動(dòng)信號(hào)和分析頻帶不重疊，同時(shí)抖動(dòng)信號(hào)與輸入信號(hào)的交調(diào)產(chǎn)物也位于分析頻帶之外。
[0005]常見的用于接收系統(tǒng)的抖動(dòng)信號(hào)的發(fā)生存在以下缺陷:1.通用性和靈活性差，只能生成單一頻段的抖動(dòng)信號(hào)。DC —側(cè)的一定幅度的抖動(dòng)信號(hào)不能應(yīng)用于基帶信號(hào)接收系統(tǒng)，因?yàn)榛鶐盘?hào)的中心頻率為零，DC端的抖動(dòng)其頻帶與分析信號(hào)帶寬相重疊，反而惡化了動(dòng)態(tài)范圍，降低了靈敏度，因此無法應(yīng)用于基帶信號(hào)分析；Fs/2(Fs為采樣率)一側(cè)的一定幅度的抖動(dòng)信號(hào)不能應(yīng)用于頻率位于Fs/2附近的信號(hào)，因?yàn)轭l率在Fs/2附近的信號(hào)與Fs/2端的抖動(dòng)帶寬相重疊，反而惡化了動(dòng)態(tài)范圍，降低了靈敏度，導(dǎo)致無法應(yīng)用于信號(hào)頻率在Fs/2的采集系統(tǒng)。2.有些抖動(dòng)信號(hào)的產(chǎn)生基于VCO或者其他模擬噪聲源，所需器件多，電路復(fù)雜，成本高。
[0006]因此，能否設(shè)計(jì)一種新型的抖動(dòng)發(fā)生裝置及抖動(dòng)產(chǎn)生方法以克服上述缺陷，成為本領(lǐng)域技術(shù)人員有待解決的技術(shù)難題。

【發(fā)明內(nèi)容】

[0007]有鑒于現(xiàn)有技術(shù)的上述缺陷，本發(fā)明旨在提供一種提高ADC+FPGA的數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)發(fā)生裝置及抖動(dòng)產(chǎn)生方法，其在基于ADC+FPGA的數(shù)字接收系統(tǒng)，產(chǎn)生偏離信號(hào)頻率的窄帶抖動(dòng)信號(hào)(頻率范圍實(shí)時(shí)可變，避免抖動(dòng)信號(hào)與分析信號(hào)發(fā)生頻帶重疊)，加擾要接收的信號(hào)，然后在FPGA中進(jìn)行數(shù)字信號(hào)處理，濾除掉窄帶抖動(dòng)信號(hào)，可以降低ADC引入的失真，抑制雜散信號(hào)，提高數(shù)字接收系統(tǒng)的靈敏度和動(dòng)態(tài)范圍。
[0008]本發(fā)明是這樣實(shí)現(xiàn)的，該提高ADC+FPGA的數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)發(fā)生裝置包括:耦合器、模擬數(shù)字轉(zhuǎn)換器、數(shù)字模擬轉(zhuǎn)換器、模擬低通濾波器、放大器和現(xiàn)場(chǎng)可編程邏輯陣列，其中，耦合器、模擬數(shù)字轉(zhuǎn)換器、現(xiàn)場(chǎng)可編程邏輯陣列順次連接，現(xiàn)場(chǎng)可編程邏輯陣列與數(shù)字模擬轉(zhuǎn)換器、模擬低通濾波器、放大器、耦合器順次連接。
[0009]在一些技術(shù)方案中，耦合器將無混疊的模擬輸入信號(hào)和窄帶抖動(dòng)信號(hào)耦合，產(chǎn)生帶有抖動(dòng)的模擬輸入信號(hào)，模擬數(shù)字轉(zhuǎn)換器將抖動(dòng)的模擬輸入信號(hào)量化成數(shù)字信號(hào)，數(shù)字模擬轉(zhuǎn)換器將抖動(dòng)的二進(jìn)制數(shù)字信號(hào)轉(zhuǎn)變?yōu)殡x散信號(hào)，模擬低通濾波器對(duì)數(shù)字模擬轉(zhuǎn)換器輸出的離散噪聲信號(hào)進(jìn)行濾波，濾除雜散和諧波信號(hào)，輸出連續(xù)的窄帶抖動(dòng)信號(hào)，放大器將窄帶抖動(dòng)信號(hào)放大。
[0010]在一些技術(shù)方案中，現(xiàn)場(chǎng)可編程邏輯陣列中包括數(shù)字信號(hào)處理模塊，用于將接收到的模擬數(shù)字轉(zhuǎn)換器采集的數(shù)字信號(hào)進(jìn)行處理，濾除抖動(dòng)信號(hào)并計(jì)算接收信號(hào)信息。
[0011]在一些技術(shù)方案中，現(xiàn)場(chǎng)可編程邏輯陣列中還包括抖動(dòng)信號(hào)發(fā)生模塊，在現(xiàn)場(chǎng)可編程邏輯陣列中實(shí)現(xiàn)偽隨機(jī)碼發(fā)生，經(jīng)數(shù)字濾波后變?yōu)檎瓗?shù)字噪聲，然后再進(jìn)入數(shù)字模擬轉(zhuǎn)換器，將二進(jìn)制數(shù)字信號(hào)轉(zhuǎn)變?yōu)殡x散信號(hào)，再通過模擬低通濾波器，將離散信號(hào)轉(zhuǎn)變?yōu)檫B續(xù)噪聲信號(hào)，再放大，去加擾模擬輸入信號(hào)。
[0012]在一些技術(shù)方案中，抖動(dòng)信號(hào)發(fā)生模塊包括順次連接的偽隨機(jī)碼發(fā)生器和數(shù)字帶通濾波器，數(shù)字帶通濾波器與數(shù)字模擬轉(zhuǎn)換器相連接。
[0013]在一些技術(shù)方案中，現(xiàn)場(chǎng)可編程邏輯陣列中還包括噪聲信號(hào)控制模塊。
[0014]在一些技術(shù)方案中，本發(fā)明還公開了一種提高ADC+FPGA的數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)產(chǎn)生方法，包括如下步驟:步驟一，現(xiàn)場(chǎng)可編程邏輯陣列FPGA接收模擬輸入信號(hào)的頻率信息，據(jù)此控制抖動(dòng)信號(hào)發(fā)生模塊中的數(shù)字帶通濾波器的系數(shù)，從而控制窄帶抖動(dòng)噪聲信號(hào)的中心頻率和帶寬；步驟二，偽隨機(jī)碼發(fā)生器工作，輸出的偽隨機(jī)碼進(jìn)入數(shù)字帶通濾波器；步驟三，濾波輸出的窄帶噪聲信號(hào)依次進(jìn)入DAC、模擬低通濾波器和放大器，最后通過耦合器加擾中頻信號(hào)；步驟四，ADC采集信號(hào)，進(jìn)入FPGA進(jìn)行數(shù)字信號(hào)處理，通過數(shù)字信號(hào)處理模塊濾除抖動(dòng)信號(hào)，得到數(shù)字量輸出信息。
[0015]在一些技術(shù)方案中，在步驟一中，使噪聲信號(hào)的中心頻率在O-Fs/2的某個(gè)頻點(diǎn)上，從而保證抖動(dòng)信號(hào)與模擬輸入信號(hào)的頻帶不重疊，F(xiàn)s為采樣率。
[0016]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果如下:
[0017]1.窄帶抖動(dòng)信號(hào)頻率實(shí)時(shí)可變，ADC的接收信號(hào)頻率不再受抖動(dòng)信號(hào)限制。
[0018]2.產(chǎn)生窄帶抖動(dòng)噪聲，抖動(dòng)信號(hào)頻率是在DC?Fs/2 (DC頻率為0Hz，F(xiàn)s為采樣率)范圍內(nèi)的一段，可以任意設(shè)置，避免產(chǎn)生的抖動(dòng)其頻帶與分析信號(hào)帶寬相重疊，操作靈活，通用性強(qiáng)。
[0019]3.應(yīng)用在基于ADC+FPGA的數(shù)字接收系統(tǒng)，只需要加入很少器件，就可以提高無雜散動(dòng)態(tài)范圍和靈敏度，電路簡單，成本低。
[0020]以下將結(jié)合附圖對(duì)本發(fā)明的構(gòu)思、具體結(jié)構(gòu)及產(chǎn)生的技術(shù)效果作進(jìn)一步說明，以充分地了解本發(fā)明的目的、特征和效果。
【專利附圖】

【附圖說明】[0021]圖1為本發(fā)明的一種提高ADC+FPGA的數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)發(fā)生裝置的結(jié)構(gòu)示意圖。
[0022]圖2a為測(cè)試信號(hào)靠近DC、引入抖動(dòng)之前的傅立葉變換圖。
[0023]圖2b為測(cè)試信號(hào)靠近DC、引入抖動(dòng)之后的傅立葉變換圖。
[0024]圖3a為測(cè)試信號(hào)靠近Fs/2、引入抖動(dòng)之前的傅立葉變換圖。
[0025]圖3b為測(cè)試信號(hào)靠近Fs/2、引入抖動(dòng)之后的傅立葉變換圖。
[0026]符號(hào)說明
[0027]I耦合器
[0028]2模擬數(shù)字轉(zhuǎn)換器(ADC)
[0029]3數(shù)字模擬轉(zhuǎn)換器(DAC)
[0030]4模擬低通濾波器
[0031]5放大器
[0032]6現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)
[0033]61數(shù)字信號(hào)處理模塊
[0034]62抖動(dòng)信號(hào)發(fā)生模塊
[0035]63抖動(dòng)信號(hào)控制模塊
【具體實(shí)施方式】
[0036]本發(fā)明將抖動(dòng)(dither)應(yīng)用在基于ADC+FPGA的數(shù)字接收系統(tǒng)，并增加了一些外圍部件和內(nèi)部功能模塊，在模擬輸入信號(hào)進(jìn)入ADC量化之前，首先和一個(gè)窄帶模擬抖動(dòng)信號(hào)相疊加，窄帶模擬抖動(dòng)信號(hào)為一個(gè)幅度恒定，在一定頻率范圍內(nèi)隨機(jī)振蕩的隨機(jī)信號(hào)，可以隨機(jī)化ADC的非線性，提高ADC無雜散動(dòng)態(tài)范圍，將ADC非線性產(chǎn)生的諧波的頻譜分量被擴(kuò)展到很寬的頻帶內(nèi)，淹沒入噪聲基底內(nèi)，從而提高接收機(jī)的靈敏度。
[0037]如圖1所示為本發(fā)明一【具體實(shí)施方式】，該提高ADC+FPGA的數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)發(fā)生裝置主要包括:耦合器1、模擬數(shù)字轉(zhuǎn)換器2、數(shù)字模擬轉(zhuǎn)換器3、模擬低通濾波器
4、放大器5、現(xiàn)場(chǎng)可編程邏輯陣列6，其中，耦合器1、模擬數(shù)字轉(zhuǎn)換器2、現(xiàn)場(chǎng)可編程邏輯陣列6順次連接，現(xiàn)場(chǎng)可編程邏輯陣列6與數(shù)字模擬轉(zhuǎn)換器3、模擬低通濾波器4、放大器5、耦合器I順次連接。
[0038]耦合器1，將無混疊的模擬輸入信號(hào)和窄帶抖動(dòng)信號(hào)耦合，產(chǎn)生帶有抖動(dòng)的模擬輸入信號(hào)。
[0039]模擬數(shù)字轉(zhuǎn)換器2，將抖動(dòng)的模擬輸入信號(hào)量化成數(shù)字信號(hào)。
[0040]數(shù)字模擬轉(zhuǎn)換器3，將抖動(dòng)的二進(jìn)制數(shù)字信號(hào)轉(zhuǎn)變?yōu)殡x散信號(hào)。
[0041]模擬低通濾波器4，對(duì)數(shù)字模擬轉(zhuǎn)換器3輸出的離散噪聲信號(hào)進(jìn)行濾波，濾除雜散和諧波信號(hào)，輸出連續(xù)的窄帶抖動(dòng)信號(hào)。
[0042]放大器5，將窄帶抖動(dòng)信號(hào)放大。
[0043]在一較佳實(shí)施方式中，現(xiàn)場(chǎng)可編程邏輯陣列6中包括數(shù)字信號(hào)處理模塊61，用于將接收到的模擬數(shù)字轉(zhuǎn)換器2采集的數(shù)字信號(hào)進(jìn)行處理，濾除加擾的抖動(dòng)信號(hào)，計(jì)算接收
信號(hào)信息。
[0044]在一較佳實(shí)施方式中，數(shù)字信號(hào)處理模塊61中包括數(shù)字下變頻器和數(shù)字濾波器，負(fù)責(zé)數(shù)字檢波。
[0045]在一較佳實(shí)施方式中，現(xiàn)場(chǎng)可編程邏輯陣列6中還包括抖動(dòng)信號(hào)發(fā)生模塊62，在FPGA中實(shí)現(xiàn)偽隨機(jī)碼發(fā)生，經(jīng)數(shù)字濾波后變?yōu)檎瓗?shù)字噪聲，然后再進(jìn)入數(shù)字模擬轉(zhuǎn)換器3，將二進(jìn)制數(shù)字信號(hào)轉(zhuǎn)變?yōu)殡x散信號(hào)，再通過模擬低通濾波器4，將離散信號(hào)轉(zhuǎn)變?yōu)檫B續(xù)噪聲信號(hào)，再放大，耦合到模擬信號(hào)。
[0046]在一較佳實(shí)施方式中，抖動(dòng)信號(hào)發(fā)生模塊62包括偽隨機(jī)碼發(fā)生器和數(shù)字帶通濾波器，數(shù)字帶通濾波器與數(shù)字模擬轉(zhuǎn)換器3相連接。在該技術(shù)方案的基礎(chǔ)上，偽隨機(jī)碼發(fā)生器產(chǎn)生數(shù)字偽隨機(jī)信號(hào)的周期長度要遠(yuǎn)長于分析處理時(shí)間，以保持在分析時(shí)間內(nèi)是隨機(jī)的。數(shù)字偽隨機(jī)碼經(jīng)過數(shù)字帶通濾波器，產(chǎn)生窄帶噪聲信號(hào)，然后再進(jìn)行DAC轉(zhuǎn)換和模擬低通濾波器等，得到連續(xù)抖動(dòng)信號(hào)。
[0047]在一較佳實(shí)施方式中，現(xiàn)場(chǎng)可編程邏輯陣列6中還包括噪聲信號(hào)控制模塊63，根據(jù)接收信號(hào)頻率，控制抖動(dòng)信號(hào)發(fā)生模塊62，從而控制抖動(dòng)信號(hào)的頻率范圍。
[0048]本發(fā)明還公開了一種采用上述裝置提高ADC+FPGA的數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)產(chǎn)生方法，包括如下步驟:
[0049]步驟一，F(xiàn)PGA接收模擬輸入信號(hào)的頻率信息，據(jù)此控制噪聲信號(hào)的中心頻率和帶寬，以及控制抖動(dòng)信號(hào)發(fā)生模塊中的數(shù)字帶通濾波器的系數(shù)(優(yōu)選地，使噪聲信號(hào)的中心頻率在O-Fs/2的某個(gè)頻點(diǎn)上，從而保證抖動(dòng)信號(hào)與模擬輸入信號(hào)的頻帶不重疊，F(xiàn)S為采樣率)；
[0050]步驟二，偽隨機(jī)碼發(fā)生器工作，輸出的偽隨機(jī)碼進(jìn)入數(shù)字帶通濾波器；
[0051]步驟三，濾波輸出的窄帶噪聲信號(hào)依次進(jìn)入DAC、模擬低通濾波器和放大器，最后通過耦合器加擾中頻信號(hào)；
[0052]步驟四，ADC采集信號(hào)，進(jìn)入FPGA進(jìn)行數(shù)字信號(hào)處理，通過數(shù)字信號(hào)處理模塊濾除抖動(dòng)信號(hào)，得到數(shù)字量輸出信息。
[0053]下面舉例簡述本發(fā)明的方案的具體應(yīng)用:
[0054]在FPGA中，用32階線性反饋移位寄存器(LFSR)來實(shí)現(xiàn)偽隨機(jī)碼。采用一個(gè)模擬運(yùn)算放大器將FPGA產(chǎn)生的數(shù)字偽隨機(jī)碼轉(zhuǎn)換成模擬信號(hào)。由ADC前級(jí)的耦合器來完成模擬輸入信號(hào)和窄帶抖動(dòng)信號(hào)的疊加，耦合器具體可以是變壓器或者高速運(yùn)算放大器。
[0055]ADC工作的采樣速率為60MSPS，模擬輸入信號(hào)的中心頻率為5MHz，將抖動(dòng)的中心頻率設(shè)置為30MHz，保證抖動(dòng)信號(hào)與模擬輸入信號(hào)的頻帶不重疊。也就是說，測(cè)試信號(hào)靠近DC端時(shí)，為防止抖動(dòng)信號(hào)與測(cè)試信號(hào)重疊，抖動(dòng)信號(hào)頻率在Fs/2端，未引入抖動(dòng)信號(hào)和引入抖動(dòng)信號(hào)的傅立葉變換對(duì)比如圖2a和圖2b。如圖2a，大信號(hào)頻率為模擬輸入信號(hào)，其他小信號(hào)為ADC非線性引入的諧波和雜散。如圖2b中的大信號(hào)頻率為模擬輸入信號(hào)，諧波和雜散信號(hào)淹沒到噪聲基底之下。
[0056]當(dāng)模擬輸入信號(hào)的中心頻率為25MHz時(shí)，將抖動(dòng)的中心頻率設(shè)置為0MHz。也就是說，測(cè)試信號(hào)靠近FS/2端時(shí)，為防止抖動(dòng)信號(hào)與測(cè)試信號(hào)重疊，抖動(dòng)信號(hào)頻率在DC端，未引入抖動(dòng)信號(hào)和引入抖動(dòng)信號(hào)的傅立葉變換對(duì)比如圖3a和圖3b。如圖3a，大信號(hào)頻率為模擬輸入信號(hào)，其他小信號(hào)為ADC非線性引入的諧波和雜散。如圖3b中的大信號(hào)頻率為模擬輸入信號(hào)，諧波和雜散信號(hào)淹沒到噪聲基底之下。
[0057]以上詳細(xì)描述了本發(fā)明的較佳具體實(shí)施例。應(yīng)當(dāng)理解，本領(lǐng)域普通技術(shù)人員無需創(chuàng)造性勞動(dòng)就可以根據(jù)本發(fā)明的構(gòu)思作出諸多修改和變化。因此，凡本領(lǐng)域技術(shù)人員依本發(fā)明的構(gòu)思在現(xiàn)有技術(shù)的基礎(chǔ)上通過邏輯分析、推理或者有限的實(shí)驗(yàn)可以得到的技術(shù)方案，皆應(yīng)在由權(quán)利要求書所確定的保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種提高ADC+FPGA的數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)發(fā)生裝置，其特征在于，包括:耦合器(I)、模擬數(shù)字轉(zhuǎn)換器(2)、數(shù)字模擬轉(zhuǎn)換器(3)、模擬低通濾波器(4)、放大器(5)和現(xiàn)場(chǎng)可編程邏輯陣列(6)，其中，所述耦合器(I)、模擬數(shù)字轉(zhuǎn)換器(2)、現(xiàn)場(chǎng)可編程邏輯陣列(6)順次連接，所述現(xiàn)場(chǎng)可編程邏輯陣列(6)與數(shù)字模擬轉(zhuǎn)換器(3)、模擬低通濾波器(4)、放大器(5)、耦合器(I)順次連接。
2.如權(quán)利要求1所述的一種提高ADC+FPGA的數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)發(fā)生裝置，其特征在于，所述耦合器(I)將無混疊的模擬輸入信號(hào)和窄帶抖動(dòng)信號(hào)耦合，產(chǎn)生帶有抖動(dòng)的模擬輸入信號(hào)，所述模擬數(shù)字轉(zhuǎn)換器(2)將抖動(dòng)的模擬輸入信號(hào)量化成數(shù)字信號(hào)，所述數(shù)字模擬轉(zhuǎn)換器(3)將抖動(dòng)的二進(jìn)制數(shù)字信號(hào)轉(zhuǎn)變?yōu)殡x散信號(hào)，所述模擬低通濾波器(4)對(duì)數(shù)字模擬轉(zhuǎn)換器(3)輸出的離散噪聲信號(hào)進(jìn)行濾波，濾除雜散和諧波信號(hào)，輸出連續(xù)的窄帶抖動(dòng)信號(hào)，所述放大器(5)將窄帶抖動(dòng)信號(hào)放大。
3.如權(quán)利要求2所述的一種 提高ADC+FPGA的數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)發(fā)生裝置，其特征在于，所述現(xiàn)場(chǎng)可編程邏輯陣列(6)中包括數(shù)字信號(hào)處理模塊(61)，用于將接收到的模擬數(shù)字轉(zhuǎn)換器(2)采集的數(shù)字信號(hào)進(jìn)行處理，濾除加擾的抖動(dòng)信號(hào)，計(jì)算接收信號(hào)信息。
4.如權(quán)利要求3所述的一種提高ADC+FPGA的數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)發(fā)生裝置，其特征在于，所述數(shù)字信號(hào)處理模塊(61)中包括數(shù)字下變頻器和數(shù)字濾波器。
5.如權(quán)利要求2所述的一種提高ADC+FPGA的數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)發(fā)生裝置，其特征在于，所述現(xiàn)場(chǎng)可編程邏輯陣列(6)中還包括抖動(dòng)信號(hào)發(fā)生模塊(62)，在現(xiàn)場(chǎng)可編程邏輯陣列中實(shí)現(xiàn)偽隨機(jī)碼發(fā)生，經(jīng)數(shù)字濾波后變?yōu)檎瓗?shù)字噪聲，然后再進(jìn)入數(shù)字模擬轉(zhuǎn)換器(3)，將二進(jìn)制數(shù)字信號(hào)轉(zhuǎn)變?yōu)殡x散信號(hào)，再通過模擬低通濾波器(4)，將離散信號(hào)轉(zhuǎn)變?yōu)檫B續(xù)噪聲信號(hào)，再放大，耦合到模擬輸入信號(hào)。
6.如權(quán)利要求5所述的一種提高ADC+FPGA的數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)發(fā)生裝置，其特征在于，所述抖動(dòng)信號(hào)發(fā)生模塊(62)包括偽隨機(jī)碼發(fā)生器和數(shù)字帶通濾波器，所述數(shù)字帶通濾波器與所述數(shù)字模擬轉(zhuǎn)換器(3)相連接。
7.如權(quán)利要求2所述的一種提高ADC+FPGA的數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)發(fā)生裝置，其特征在于，所述現(xiàn)場(chǎng)可編程邏輯陣列(6)中還包括噪聲信號(hào)控制模塊(63)，用于控制抖動(dòng)信號(hào)發(fā)生模塊(62)，從而控制窄帶抖動(dòng)信號(hào)的中心頻率和帶寬。
8.一種提高ADC+FPGA的數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)產(chǎn)生方法，其特征在于，包括如下步驟: 步驟一，現(xiàn)場(chǎng)可編程邏輯陣列接收模擬輸入信號(hào)的頻率信息，控制抖動(dòng)信號(hào)發(fā)生模塊中的數(shù)字帶通濾波器的系數(shù)，以及據(jù)此控制抖動(dòng)噪聲信號(hào)的中心頻率和帶寬； 步驟二，偽隨機(jī)碼發(fā)生器工作，輸出的偽隨機(jī)碼進(jìn)入數(shù)字帶通濾波器； 步驟三，濾波輸出的窄帶噪聲信號(hào)依次進(jìn)入數(shù)字模擬轉(zhuǎn)換器、模擬低通濾波器和放大器，最后通過稱合器加擾輸入信號(hào)； 步驟四，模擬數(shù)字轉(zhuǎn)換器采集帶有抖動(dòng)的信號(hào)，進(jìn)入現(xiàn)場(chǎng)可編程邏輯陣列進(jìn)行數(shù)字信號(hào)處理，通過數(shù)字信號(hào)處理模塊濾除抖動(dòng)信號(hào)，得到數(shù)字量輸出信息。
9.如權(quán)利要求8所述的一種提高ADC+FPGA的數(shù)字接收系統(tǒng)靈敏度的抖動(dòng)產(chǎn)生方法，其特征在于，在所述步驟一中，使抖動(dòng)噪聲信號(hào)的中心頻率在O-Fs/2的某個(gè)頻點(diǎn)上，保證抖動(dòng)信號(hào)與模擬輸入信號(hào)的頻帶不重疊，F(xiàn)s為采樣率。
【文檔編號(hào)】H04B1/10GK103560800SQ201310561456
【公開日】2014年2月5日 申請(qǐng)日期:2013年11月4日 優(yōu)先權(quán)日:2013年11月4日
【發(fā)明者】薛龍 申請(qǐng)人:中國電子科技集團(tuán)公司第四十一研究所