一種用于串行通信設備波特率容限測試的信號發(fā)生裝置制造方法
【專利摘要】一種用于串行通信設備波特率容限測試的信號發(fā)生裝置，屬于波特率容限測試領域。本發(fā)明是解決了現有彈上機測試系統(tǒng)無法對通信設備的串行通訊接口容限進行測試的問題，本發(fā)明所述的上位機控制器的控制信號輸出端與FPGA處理模塊的控制信號輸入端連接，上位機控制器的數據信號輸入輸出端與FPGA處理模塊的第一數據信號輸入輸出端連接，晶振的頻率信號輸出端與FPGA處理模塊的時鐘信號輸入端連接，FPGA處理模塊的第二數據信號輸入輸出端同時與N個光耦隔離器的第一信號輸入輸出端連接，N個光耦隔離器的第二信號輸入輸出端分別與N個可編程多協議收發(fā)器的第一信號輸入輸出端連接；本發(fā)明主要用于對串行通信設備的通訊接口容限進行測試。
【專利說明】一種用于串行通信設備波特率容限測試的信號發(fā)生裝置
【技術領域】
[0001]本發(fā)明屬于波特率容限測試領域。
【背景技術】
[0002]目前，隨著計算機技術和超大規(guī)模集成電路技術的不斷發(fā)展，各種武器型號上的數字化程度不斷提高，以RS-232/422/485等串行通信方式為載體的數字化控制方式已經逐步取代傳統(tǒng)的模擬控制方式成為火箭、衛(wèi)星、導彈等大型設備中的主流控制方式。而彈上機是大型設備的核心部件，其性能好壞直接影響了導彈等武器系統(tǒng)整體性能的優(yōu)劣。因此，在系統(tǒng)組裝之前對其進行完備性和覆蓋性測試顯得尤為重要。彈上機測試系統(tǒng)是彈上機研制、試驗過程中的關鍵設備，它能夠在計算機的控制下，根據彈上機需要檢測的參數和指標，完成對彈上機設備的功能測試，提高了彈上機整體的測試效率，從而為彈上機的可靠性工作提供了有力保障。
[0003]現有的測試系統(tǒng)主要針對彈上機進行各項功能指標的測試，往往對各項功能的性能好壞缺乏必要的測試方法,例如:對于彈上機和測試系統(tǒng)之間關鍵的RS-232/422/485串行數據通信，只是偏重于功能的測試，而波特率作為串行通信中重要的技術指標，對于其串行通訊接口容限測試的裝置比較缺乏，也沒有類似的產品存在。因此，為了更好的對彈上機工作性能進行測試，就必須增強測試系統(tǒng)的測試的覆蓋性和完備性，提高了彈上機測試系統(tǒng)的整體測試水平。
[0004]此外，彈上機是導彈等電子系統(tǒng)的核心部件，是導彈系統(tǒng)的通信、信息處理和控制中心。在彈上機生產過程中，生產商要對其各項功能和性能進行離線測試，從而驗證和檢測其工藝和動態(tài)性能指標。當導彈或火箭進入批量生產的時候，其內部彈上機等核心部件的測試任務就會迅速增加。所以為了提高測試效率，降低測試誤判率，便于后期的檢測和維修，研制自動化水平和集成度高，覆蓋性強的測試系統(tǒng)成了當務之急。
[0005]頻率合成是指以一個或多個參考頻率源為基準點，在某一個頻率范圍中，綜合生成輸出若干個所需工作頻率點的過程。經過第一代直接頻率合成和第二代間接頻率合成技術的發(fā)展，第三代頻率合成技術即直接數字頻率合成技術已經在空間通信、衛(wèi)星導航、遙測遙控、數字通信和時鐘源合成等方面得到了廣泛的運用。
[0006]直接數字頻率合成(DirectDigital Frequency Synthesis, DDS),是一種使用數字數據塊的方法，以一個固定頻率的高精度的時鐘源作為參考，來產生頻率和相位可調的輸出信號的技術。如圖3所示，它主要由四大部分組成:相位累加器、波形存儲器、數模轉換器和低通濾波器。它是一種從相位的角度出發(fā)，直接合成所需波形的頻率合成技術。與以往的頻率合成技術相比,采用該技術產生的時鐘信號頻率切換時間短,頻率分辨率非常高,而且能夠方便的對輸出信號的頻率、相位和幅度進行調制。
[0007]在航空航天控制領域中，控制系統(tǒng)與被控單元經常分布在兩地，兩者之間需要使用電纜相連，從而實現可靠的有線通信。然而，由于通信線纜一般為容抗特性，當傳輸距離較遠時，信號傳輸中的直流分量和低頻分量將會受到限制，故為了減小信號基帶中的直流分量和高頻分量，選擇一種合適的通信數據編碼方式是十分必要的。曼徹斯特碼是一種數字雙相電平碼，是一種暗含時鐘同步信息的編碼技術，解決了在數據傳輸時沒有時鐘信息的問題。與其他編碼技術相比，曼徹斯特碼不存在直流分量，并且編碼規(guī)則相對簡單，抗干擾能力強，適合在一些干擾較大的場所進行數據傳輸。

【發(fā)明內容】

[0008]本發(fā)明是為了解決現有彈上機測試系統(tǒng)無法對通信設備的串行通訊接口容限進行測試的問題，本發(fā)明提供了一種用于串行通信設備波特率容限測試的信號發(fā)生裝置。
[0009]一種用于串行通信設備波特率容限測試的信號發(fā)生裝置，它包括上位機控制器、FPGA處理模塊、晶振、N個光耦隔離器和N個可編程多協議收發(fā)器；
[0010]所述的上位機控制器的控制信號輸出端通過PCI總線與FPGA處理模塊的控制信號輸入端連接，所述的上位機控制器的數據信號輸入輸出端通過PCI總線與FPGA處理模塊的第一數據信號輸入輸出端連接，所述的晶振的頻率信號輸出端與FPGA處理模塊的時鐘信號輸入端連接，所述的FPGA處理模塊的第二數據信號輸入輸出端同時與N個光耦隔離器的第一信號輸入輸出端連接，所述的N個光耦隔離器的第二信號輸入輸出端分別與N個可編程多協議收發(fā)器的第一信號輸入輸出端連接；所述的N為小于或等于8的正整數，
[0011 ] 所述的FPGA處理模塊包括PCI總線控制器、地址譯碼模塊、時鐘源模塊、高速串口控制模塊、曼徹斯特編碼模塊和寄存器；所述的上位機控制器的控制信號輸出端與PCI總線控制器的信號輸入端連接，所述的上位機控制器的數據信號輸入輸出端與PCI總線控制器的第一數據信號輸入輸出端連接，所述的PCI總線控制器的控制信號輸出端、第二數據信號輸入輸出端和地址信號輸出端分別與地址譯碼模塊的控制信號輸入端、數據信號輸入輸出端和地址信號輸入端連接，所述的地址譯碼模塊的地址信號輸出端和數據信號輸出端分別與寄存器的地址信號輸入端和數據信號輸入端連接，所述的地址譯碼模塊的控制信號輸出端同時與時鐘源模塊的控制信號輸入端、高速串口控制模塊的控制信號輸入端、曼徹斯特編碼模塊的第一控制信號輸入端和寄存器的第一控制信號輸入端連接，所述的地址譯碼模塊的數據信號輸入端與寄存器的數據信號輸出端連接，所述的寄存器的頻率信號輸入端同時與晶振的頻率信號輸出端和時鐘源模塊的時鐘信號輸入端連接，所述的時鐘源模塊的時鐘源信號輸出端同時與高速串口控制模塊的時鐘源信號輸入端、曼徹斯特編碼模塊的時鐘源信號輸入端和寄存器的時鐘源信號輸入端連接，所述的高速串口控制模塊的信號輸出端與曼徹斯特編碼模塊的第二控制信號輸入端連接，所述的曼徹斯特編碼模塊的控制信號輸出端與寄存器的第二控制信號輸入端連接，所述的曼徹斯特編碼模塊的第一數據信號輸入輸出端與寄存器的數據信號輸入輸出端連接，所述的曼徹斯特編碼模塊的第二數據信號輸入輸出端同時與N個光I禹隔離器的第一信號輸入輸出端連接,所述的時鐘源模塊的時鐘信號輸入端為FPGA處理模塊的時鐘信號輸入端，
[0012]所述的曼徹斯特編碼模塊的第二數據信號輸入輸出端為FPGA處理模塊的第二數據信號輸入輸出端，所述的PCI總線控制器的信號輸入端為FPGA處理模塊的控制信號輸入端，所述的PCI總線控制器的第一數據信號輸入輸出端為FPGA處理模塊的第一數據信號輸入輸出端。
[0013]本發(fā)明所述的時鐘源模塊與經典的DDS原理不同的是，本發(fā)明所述的時鐘源模塊不包含波形存儲器ROM、數模轉換器D/A以及低通濾波器這三部分，不但大大簡化了頻率合成器的電路設計，節(jié)省了硬件資源，而且繼承了經典DDS技術的頻率分辨率高等優(yōu)點。
[0014]本發(fā)明所述時鐘源模塊是一種采用相位累加溢出的方法，直接產生不同頻率方波信號的技術?？梢赃x用一個頻率溫度穩(wěn)定性較高的晶振作為時鐘源模塊的時鐘源頭，作為FPGA處理模塊的時鐘輸入；在FPGA處理模塊內部基于時鐘源模塊，產生不同頻率的方波信號輸出，作為高速串口控制模塊的波特率時鐘；光耦隔離器用于對相鄰通道內的信號進行隔離。
[0015]本發(fā)明提供了一種用于串行通信設備波特率容限測試的信號發(fā)生裝置用于對通信設備的串行通訊接口容限進行測試。
【專利附圖】

【附圖說明】
[0016]圖1為本發(fā)明所述的一種用于串行通信設備波特率容限測試的信號發(fā)生裝置的原理圖。
[0017]圖2為【具體實施方式】二所述的時鐘源模塊的原理圖。
[0018]圖3為【背景技術】中直接數字頻率合成原理框圖。
【具體實施方式】
[0019]【具體實施方式】一:參見圖1說明本實施方式，本實施方式所述的一種用于串行通信設備波特率容限測試的信號發(fā)生裝置，它包括上位機控制器1、FPGA處理模塊2、晶振3、N個光耦隔離器4和N個可編程多協議收發(fā)器5 ；
[0020]所述的上位機控制器I的控制信號輸出端通過PCI總線與FPGA處理模塊2的控制信號輸入端連接，所述的上位機控制器I的數據信號輸入輸出端通過PCI總線與FPGA處理模塊2的第一數據信號輸入輸出端連接，所述的晶振3的頻率信號輸出端與FPGA處理模塊2的時鐘信號輸入端連接,所述的FPGA處理模塊2的第二數據信號輸入輸出端同時與N個光稱隔離器4的第一信號輸入輸出端連接,所述的N個光稱隔離器4的第二信號輸入輸出端分別與N個可編程多協議收發(fā)器5的第一信號輸入輸出端連接；所述的N為小于或等于8的正整數，
[0021]所述的FPGA處理模塊2包括PCI總線控制器6、地址譯碼模塊7、時鐘源模塊8、高速串口控制模塊9、曼徹斯特編碼模塊10和寄存器11 ;所述的上位機控制器I的控制信號輸出端與PCI總線控制器6的信號輸入端連接，所述的上位機控制器I的數據信號輸入輸出端與PCI總線控制器6的第一數據信號輸入輸出端連接，所述的PCI總線控制器6的控制信號輸出端、第二數據信號輸入輸出端和地址信號輸出端分別與地址譯碼模塊7的控制信號輸入端、數據信號輸入輸出端和地址信號輸入端連接，所述的地址譯碼模塊7的地址信號輸出端和數據信號輸出端分別與寄存器11的地址信號輸入端和數據信號輸入端連接，所述的地址譯碼模塊7的控制信號輸出端同時與時鐘源模塊8的控制信號輸入端、高速串口控制模塊9的控制信號輸入端、曼徹斯特編碼模塊10的第一控制信號輸入端和寄存器11的第一控制信號輸入端連接，所述的地址譯碼模塊7的數據信號輸入端與寄存器11的數據信號輸出端連接，所述的寄存器11的頻率信號輸入端同時與晶振3的頻率信號輸出端和時鐘源模塊8的時鐘信號輸入端連接,所述的時鐘源模塊8的時鐘源信號輸出端同時與高速串口控制模塊9的時鐘源信號輸入端、曼徹斯特編碼模塊10的時鐘源信號輸入端和寄存器11的時鐘源信號輸入端連接，所述的高速串口控制模塊9的信號輸出端與曼徹斯特編碼模塊10的第二控制信號輸入端連接，所述的曼徹斯特編碼模塊10的控制信號輸出端與寄存器11的第二控制信號輸入端連接，所述的曼徹斯特編碼模塊10的第一數據信號輸入輸出端與寄存器11的數據信號輸入輸出端連接，所述的曼徹斯特編碼模塊10的第二數據信號輸入輸出端同時與N個光I禹隔離器4的第一信號輸入輸出端連接,所述的時鐘源模塊8的時鐘信號輸入端為FPGA處理模塊2的時鐘信號輸入端，
[0022]所述的曼徹斯特編碼模塊10的第二數據信號輸入輸出端為FPGA處理模塊2的第二數據信號輸入輸出端，所述的PCI總線控制器6的信號輸入端為FPGA處理模塊2的控制信號輸入端，所述的PCI總線控制器6的第一數據信號輸入輸出端為FPGA處理模塊2的第一數據信號輸入輸出端。
[0023]本實施方式中，可以選用一個頻率溫度穩(wěn)定性較高的晶振3作為時鐘源模塊8的時鐘源頭，作為FPGA處理模塊2的時鐘輸入；在FPGA處理模塊2內部基于時鐘源模塊8，產生不同頻率的方波信號輸出，作為高速串口控制模塊9的波特率時鐘；光耦隔離器4用于對相鄰通道內的信號進行隔離。
[0024]【具體實施方式】二:參見圖1和2說明本實施方式，本實施方式與【具體實施方式】一所述的一種用于串行通信設備波特率容限測試的信號發(fā)生裝置的區(qū)別在于，所述的時鐘源模塊8包括參考時鐘模塊12、頻率控制字模塊13、加法器14、相位累加器15和二分頻器16 ；所述的地址譯碼模塊7的控制信號輸出端與頻率控制字模塊13的控制信號輸入端連接，所述的參考時鐘模塊12的時鐘信號輸入端同時與晶振3的頻率信號輸出端和寄存器11的頻率信號輸入端連接，所述的參考時鐘模塊12的參考信號輸出端與加法器14的參考時鐘信號輸入端連接，所述的頻率控制字模塊13的頻率信號輸出端與加法器14的頻率信號輸入端連接，所述的加法器14的信號輸出端與相位累加器15的信號輸出端連接，所述的相位累加器15信號輸出端與加法器14的反饋信號輸入端連接,所述的相位累加器15的信號輸出端與二分頻器16的信號輸入端連接，所述的二分頻器16的信號輸出端與高速串口控制模塊9的時鐘源信號輸入端連接，
[0025]所述的二分頻器16的信號輸出端為時鐘源模塊8的時鐘源信號輸出端，所述的參考時鐘模塊12的時鐘信號輸入端為時鐘源模塊8的時鐘信號輸入端，所述的頻率控制字模塊13的控制信號輸入端為時鐘源模塊8的控制信號輸入端。
[0026]本實施方式中，本發(fā)明所述時鐘源模塊8是一種采用相位累加溢出的方法，直接產生不同頻率方波信號。
[0027]【具體實施方式】三:參見圖1和2說明本實施方式，本實施方式與【具體實施方式】一或二所述的一種用于串行通信設備波特率容限測試的信號發(fā)生裝置的區(qū)別在于，所述的光耦隔離器4采用芯片HCPL0631實現。
[0028]【具體實施方式】四:參見圖1和2說明本實施方式，本實施方式與【具體實施方式】一或二所述的一種用于串行通信設備波特率容限測試的信號發(fā)生裝置的區(qū)別在于，所述的可編程多協議收發(fā)器5采用芯片MAX3160實現。
[0029]【具體實施方式】五:參見圖1和2說明本實施方式，本實施方式與【具體實施方式】一或二所述的一種用于串行通信設備波特率容限測試的信號發(fā)生裝置的區(qū)別在于，所述的N為小于或等于6的正整數。
[0030]【具體實施方式】六:參見圖1和2說明本實施方式，本實施方式與【具體實施方式】一或二所述的一種用于串行通信設備波特率容限測試的信號發(fā)生裝置的區(qū)別在于，所述的曼徹斯特編碼模塊10為RS-422型號的編碼模塊或RS-232型號的編碼模塊。
【權利要求】
1.一種用于串行通信設備波特率容限測試的信號發(fā)生裝置，其特征在于，它包括上位機控制器(I)、FPGA處理模塊(2)、晶振(3)、N個光耦隔離器(4)和N個可編程多協議收發(fā)器(5)；所述的上位機控制器(I)的控制信號輸出端通過PCI總線與FPGA處理模塊(2)的控制信號輸入端連接，所述的上位機控制器(I)的數據信號輸入輸出端通過PCI總線與FPGA處理模塊(2)的第一數據信號輸入輸出端連接，所述的晶振(3)的頻率信號輸出端與FPGA處理模塊(2)的時鐘信號輸入端連接，所述的FPGA處理模塊(2)的第二數據信號輸入輸出端同時與N個光耦隔離器(4)的第一信號輸入輸出端連接，所述的N個光耦隔離器(4)的第二信號輸入輸出端分別與N個可編程多協議收發(fā)器(5)的第一信號輸入輸出端連接；所述的N為小于或等于8的正整數，所述的FPGA處理模塊(2)包括PCI總線控制器(6)、地址譯碼模塊(7)、時鐘源模塊(8 )、高速串口控制模塊(9 )、曼徹斯特編碼模塊(10 )和寄存器(11);所述的上位機控制器(O的控制信號輸出端與PCI總線控制器(6)的信號輸入端連接，所述的上位機控制器(I)的數據信號輸入輸出端與PCI總線控制器(6)的第一數據信號輸入輸出端連接,所述的PCI總線控制器(6)的控制信號輸出端、第二數據信號輸入輸出端和地址信號輸出端分別與地址譯碼模塊(7)的控制 信號輸入端、數據信號輸入輸出端和地址信號輸入端連接，所述的地址譯碼模塊(7)的地址信號輸出端和數據信號輸出端分別與寄存器(11)的地址信號輸入端和數據信號輸入端連接，所述的地址譯碼模塊(7)的控制信號輸出端同時與時鐘源模塊(8)的控制信號輸入端、高速串口控制模塊(9)的控制信號輸入端、曼徹斯特編碼模塊(10)的第一控制信號輸入端和寄存器(11)的第一控制信號輸入端連接，所述的地址譯碼模塊(7)的數據信號輸入端與寄存器(11)的數據信號輸出端連接，所述的寄存器(11)的頻率信號輸入端同時與晶振(3)的頻率信號輸出端和時鐘源模塊(8)的時鐘信號輸入端連接，所述的時鐘源模塊(8)的時鐘源信號輸出端同時與高速串口控制模塊(9)的時鐘源信號輸入端、曼徹斯特編碼模塊(10)的時鐘源信號輸入端和寄存器(11)的時鐘源信號輸入端連接，所述的高速串口控制模塊(9)的信號輸出端與曼徹斯特編碼模塊(10)的第二控制信號輸入端連接，所述的曼徹斯特編碼模塊(10)的控制信號輸出端與寄存器(11)的第二控制信號輸入端連接，所述的曼徹斯特編碼模塊(10)的第一數據信號輸入輸出端與寄存器(11)的數據信號輸入輸出端連接，所述的曼徹斯特編碼模塊(10)的第二數據信號輸入輸出端同時與N個光耦隔離器(4)的第一信號輸入輸出端連接，所述的時鐘源模塊(8)的時鐘信號輸入端為FPGA處理模塊(2)的時鐘信號輸入端，所述的曼徹斯特編碼模塊(10)的第二數據信號輸入輸出端為FPGA處理模塊(2)的第二數據信號輸入輸出端，所述的PCI總線控制器(6)的信號輸入端為FPGA處理模塊(2)的控制信號輸入端，所述的PCI總線控制器(6)的第一數據信號輸入輸出端為FPGA處理模塊(2)的第一數據信號輸入輸出端。
2.根據權利要求1所述的一種用于串行通信設備波特率容限測試的信號發(fā)生裝置，其特征在于，所述的時鐘源模塊(8)包括參考時鐘模塊(12)、頻率控制字模塊(13)、加法器(14)、相位累加器(15)和二分頻器(16);所述的地址譯碼模塊(7)的控制信號輸出端與頻率控制字模塊(13)的控制信號輸入端連接，所述的參考時鐘模塊(12)的時鐘信號輸入端同時與晶振(3)的頻率信號輸出端和寄存器(11)的頻率信號輸入端連接，所述的參考時鐘模塊(12)的參考信號輸出端與加法器(14)的參考時鐘信號輸入端連接，所述的頻率控制字模塊(13)的頻率信號輸出端與加法器(14)的頻率信號輸入端連接，所述的加法器(14)的信號輸出端與相位累加器(15)的信號輸出端連接，所述的相位累加器(15)信號輸出端與加法器(14)的反饋信號輸入端連接，所述的相位累加器(15)的信號輸出端與二分頻器(16)的信號輸入端連接，所述的二分頻器(16)的信號輸出端與高速串口控制模塊(9)的時鐘源信號輸入端連接，所述的二分頻器(16)的信號輸出端為時鐘源模塊(8)的時鐘源信號輸出端，所述的參考時鐘模塊(12)的時鐘信號輸入端為時鐘源模塊(8)的時鐘信號輸入端，所述的頻率控制字模塊(13)的控制信號輸入端為時鐘源模塊(8)的控制信號輸入端。
3.根據權利要求1或2所述的一種用于串行通信設備波特率容限測試的信號發(fā)生裝置，其特征在于，所述的光耦隔離器(4)采用芯片HCPL0631實現。
4.根據權利要求1或2所述的一種用于串行通信設備波特率容限測試的信號發(fā)生裝置，其特征在于，所述的可編程多協議收發(fā)器(5)采用芯片MAX3160實現。
5.根據權利要求1或2所述的一種用于串行通信設備波特率容限測試的信號發(fā)生裝置，其特征在于，所述的N為小于或等于6的正整數。
6.根據權利要求1或2所述的一種用于串行通信設備波特率容限測試的信號發(fā)生裝置，其特征在于，所述的曼徹斯特編碼模塊(10)為RS-422型號的編碼模塊或RS-232型號的編碼模塊。
【文檔編號】H04B17/00GK103457684SQ201310459573
【公開日】2013年12月18日 申請日期:2013年9月29日 優(yōu)先權日:2013年9月29日
【發(fā)明者】楊智明, 喬立巖, 方旭, 俞洋, 薛晨龍, 彭喜元 申請人:哈爾濱工業(yè)大學