專(zhuān)利名稱(chēng)：高清混合矩陣無(wú)縫切換vga輸出系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及音、視頻通信領(lǐng)域、高清監(jiān)控系統(tǒng)等領(lǐng)域，尤其涉及一種高清混合矩陣無(wú)縫切換VGA輸出系統(tǒng)。
背景技術(shù)：
高清混合矩陣是矩陣的一個(gè)分支，輸出信號(hào)全為高清信號(hào)，輸入信號(hào)可以是模擬/數(shù)字，混合是指同一臺(tái)矩陣可同時(shí)支持多種信號(hào)的接口和格式。隨著視頻技術(shù)由“看得見(jiàn)”至IJ“看得清”方向發(fā)展，混合高清矩陣必然得到越來(lái)越廣泛的應(yīng)用。目前，矩陣的切換方式大多為硬切換，由于視頻同步、EDID等方面的影響，切換的時(shí)間比較長(zhǎng)(將近2s)，導(dǎo)致顯示 終端出現(xiàn)黑屏的情形；輸入輸出視頻接口和圖像解析度的差異性，會(huì)導(dǎo)致切換時(shí)顯示終端的畫(huà)面質(zhì)量下降，出現(xiàn)畫(huà)面不連貫不完整甚至無(wú)法正常顯示的情況。

實(shí)用新型內(nèi)容本實(shí)用新型所要解決的技術(shù)問(wèn)題是，克服上述現(xiàn)有技術(shù)中出現(xiàn)的黑屏現(xiàn)象。解決輸入輸出視頻接口的差異性問(wèn)題。解決上述技術(shù)問(wèn)題，本實(shí)用新型實(shí)施例一種高清混合矩陣無(wú)縫切換VGA輸出系統(tǒng)，包括，一個(gè)視頻輸入模塊，一個(gè)與所述視頻輸入模塊相連接的視頻輸入控制模塊，一個(gè)與所述視頻輸入控制模塊相連接的FPGA控制模塊，所述FPGA控制模塊還分別連接一個(gè)擴(kuò)展控制接口單元、一個(gè)EDID讀寫(xiě)分析模塊、一個(gè)切換控制模塊、一個(gè)視頻輸出控制模塊，所述視頻輸出控制模塊還連接一個(gè)DDR2讀寫(xiě)控制模塊，所述DDR2讀寫(xiě)控制模塊連接一個(gè)外設(shè)DDR2，所述系統(tǒng)還包括一個(gè)提供時(shí)鐘、復(fù)位信號(hào)的時(shí)鐘、復(fù)位、同步模塊，一個(gè)Scaler控制模塊，連接所述FPGA控制模塊,一個(gè)Scaler處理器,一端連接所述Scaler控制模塊,一端連接所述DDR2讀寫(xiě)控制模塊，一個(gè)無(wú)縫切換機(jī)，一端連接所述切換控制模塊、一端連接所述DDR2讀寫(xiě)控制模塊，一個(gè)視頻輸出模塊，一端連接所述無(wú)縫切換機(jī)，一端連接一個(gè)DA轉(zhuǎn)換芯片。作為舉例說(shuō)明，所述DA轉(zhuǎn)換芯片是ADV7125芯片。本實(shí)用新型的高清混合矩陣無(wú)縫切換VGA輸出系統(tǒng)能很好地克服現(xiàn)有技術(shù)中出現(xiàn)的黑屏現(xiàn)象。并且在切換時(shí)，輸出統(tǒng)一的視頻信號(hào)。

圖1是本實(shí)用新型優(yōu)選實(shí)施例一種高清混合矩陣無(wú)縫切換VGA輸出系統(tǒng)的功能框圖
具體實(shí)施方式
下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對(duì)本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述。[0009]參照?qǐng)D1，是本實(shí)用新型優(yōu)選實(shí)施例一種高清混合矩陣無(wú)縫切換VGA輸出系統(tǒng)的功能框圖，包括，一個(gè)視頻輸入模塊，一個(gè)與所述視頻輸入模塊相連接的視頻輸入控制模塊，一個(gè)與所述視頻輸入控制模塊相連接的FPGA控制模塊，所述FPGA控制模塊還分別連接一個(gè)擴(kuò)展控制接口單元、一個(gè)切換控制模塊、一個(gè)視頻輸出控制模塊，所述視頻輸出控制模塊還連接一個(gè)DDR2讀寫(xiě)控制模塊，所述DDR2讀寫(xiě)控制模塊連接一個(gè)外設(shè)DDR2，一個(gè)提供時(shí)鐘、復(fù)位信號(hào)的時(shí)鐘、復(fù)位、同步模塊，一個(gè)EDID讀寫(xiě)分析模塊，一端連接所述FPGA控制模塊，一端連接顯示終端，用于分析顯示終端的最優(yōu)或者次優(yōu)分辨率；一個(gè)Scaler控制模塊，連接所述FPGA控制模塊，用于依據(jù)所述顯示終端的最優(yōu)或者次優(yōu)分辨率對(duì)輸入視頻數(shù)據(jù)做視頻縮放處理，使不同的視頻數(shù)據(jù)的不同分辨率統(tǒng)一成所述顯示終端的最優(yōu)或次優(yōu)分辨率，一個(gè)Scaler處理器,一端連接所述Scaler控制模塊,一端連接所述DDR2讀寫(xiě)控制模塊，用于將處理后的視頻數(shù)據(jù)存入DDR2，當(dāng)接收到切換信號(hào)時(shí)，將切換前的視頻數(shù)據(jù)存入 DDR2的A存儲(chǔ)區(qū)，待切換的視頻數(shù)據(jù)存入DDR2的B存儲(chǔ)區(qū)；[0010]為了滿(mǎn)足不同顯示設(shè)備不同信號(hào)源的差異性，增加了 Scaler模塊視頻縮放功能， 實(shí)現(xiàn)縮放功能采取了最近領(lǐng)域法插值、雙線(xiàn)性插值、多項(xiàng)式插值幾種插值算法，根據(jù)紋理特性選擇其中的一種插值算法，通過(guò)FPGA與顯示終端之間DDC通信，分析顯示終端的最優(yōu)或者次優(yōu)分辨率作為視頻輸出的分辨率；保證了切換的實(shí)時(shí)性，切換過(guò)程的連貫性，視覺(jué)的完美。一個(gè)無(wú)縫切換機(jī)，一端連接所述切換控制模塊、一端連接所述DDR2讀寫(xiě)控制模塊，用于從DDR2中讀取視頻數(shù)據(jù)，進(jìn)行無(wú)縫切換顯示，切換前顯示A存儲(chǔ)區(qū)的視頻數(shù)據(jù)，切換中將A 存儲(chǔ)區(qū)和B存儲(chǔ)區(qū)的視頻數(shù)據(jù)同時(shí)輸出，將切換后的視頻數(shù)據(jù)存入DDR2的B存儲(chǔ)區(qū)；[0011]一個(gè)視頻輸出模塊，一端連接所述無(wú)縫切換機(jī)，一端連接一個(gè)DA轉(zhuǎn)換芯片。選擇 ADV7125芯片作為設(shè)計(jì)的DA轉(zhuǎn)換芯片，該芯片采用48腳封裝形式，是一款單芯片、三通道、 高速數(shù)模轉(zhuǎn)換器，內(nèi)置三個(gè)高速、8位、帶互補(bǔ)輸出的視頻DAC、一個(gè)標(biāo)準(zhǔn)TTL輸入接口以及一個(gè)高阻抗、模擬輸出電流源，只需一個(gè)單電源(+5v/+3. 3v)和單時(shí)鐘就能工作。其工作的基本原理是將FPGA視頻輸出模塊輸出的數(shù)字視頻信號(hào)轉(zhuǎn)換成模擬的VGA輸出信號(hào)，模擬的VGA輸出信號(hào)的大小受ADV7125芯片外圍參考電壓VREF和外加電阻RSET的控制。與上位機(jī)之間的通信模塊即擴(kuò)展控制單元接口，無(wú)縫切換機(jī)，顯示終端EDID的讀寫(xiě)分析邏輯，以上功能都是在單片F(xiàn)PGA芯片上實(shí)現(xiàn)，基于成本的考慮選擇了 XILINX的 SPARTAN6,由于SPARTAN6的最高IO速度是1. 08G，為了滿(mǎn)足高清混合視頻實(shí)時(shí)傳輸?shù)囊螅?對(duì)無(wú)縫切換的算法進(jìn)行了優(yōu)化，采用verilog語(yǔ)言編程實(shí)現(xiàn)；用verilog語(yǔ)言實(shí)現(xiàn)了對(duì)顯示終端EDID讀寫(xiě)及分析功能，保證了視頻輸出適應(yīng)的普遍性；無(wú)縫切換機(jī)采用了 FPGA內(nèi)部的分布式RAM資源進(jìn)行視頻輸入時(shí)鐘對(duì)齊以及雙時(shí)鐘技術(shù)，節(jié)省了資源，滿(mǎn)足了實(shí)時(shí)的要求。[0013]以上所述的具體實(shí)施方式
，對(duì)本實(shí)用新型的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本實(shí)用新型的具體實(shí)施方式
而已，并不用于限定本實(shí)用新型的保護(hù)范圍，凡在本實(shí)用新型的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
權(quán)利要求1.一種高清混合矩陣無(wú)縫切換VGA輸出系統(tǒng)，其特征在于，包括，一個(gè)視頻輸入模塊，一個(gè)與所述視頻輸入模塊相連接的視頻輸入控制模塊，一個(gè)與所述視頻輸入控制模塊相連接的FPGA控制模塊，所述FPGA控制模塊還分別連接一個(gè)擴(kuò)展控制接口單元、一個(gè)EDID讀寫(xiě)分析模塊、一個(gè)切換控制模塊、一個(gè)視頻輸出控制模塊，所述視頻輸出控制模塊還連接一個(gè)DDR2讀寫(xiě)控制模塊，所述DDR2讀寫(xiě)控制模塊連接一個(gè)外設(shè)DDR2，所述系統(tǒng)還包括一個(gè)提供時(shí)鐘、復(fù)位信號(hào)的時(shí)鐘、復(fù)位、同步模塊，一個(gè)Scaler控制模塊，連接所述FPGA控制模塊，一個(gè)Scaler處理器,一端連接所述Scaler控制模塊,一端連接所述DDR2讀寫(xiě)控制模塊,一個(gè)無(wú)縫切換機(jī)，一端連接所述切換控制模塊、一端連接所述DDR2讀寫(xiě)控制模塊，一個(gè)視頻輸出模塊，一端連接所述無(wú)縫切換機(jī)，一端連接一個(gè)DA轉(zhuǎn)換芯片。
2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述DA轉(zhuǎn)換芯片是ADV7125芯片。
專(zhuān)利摘要本實(shí)用新型提供一種高清混合矩陣無(wú)縫切換VGA輸出系統(tǒng)，包括一個(gè)視頻輸入模塊，一個(gè)與視頻輸入模塊相連接的視頻輸入控制模塊，一個(gè)與視頻輸入控制模塊相連接的FPGA控制模塊，F(xiàn)PGA控制模塊還分別連接一個(gè)擴(kuò)展控制接口單元、一個(gè)EDID讀寫(xiě)分析模塊、一個(gè)切換控制模塊、一個(gè)視頻輸出控制模塊，視頻輸出控制模塊還連接一個(gè)DDR2讀寫(xiě)控制模塊，DDR2讀寫(xiě)控制模塊連接一個(gè)外設(shè)DDR2，所述系統(tǒng)還包括一個(gè)無(wú)縫切換機(jī)，一端連接切換控制模塊、一端連接DDR2讀寫(xiě)控制模塊，一個(gè)視頻輸出模塊，一端連接無(wú)縫切換機(jī)，一端連接一個(gè)DA轉(zhuǎn)換芯片。本實(shí)用新型能很好地克服現(xiàn)有技術(shù)中出現(xiàn)的黑屏現(xiàn)象。并且在切換時(shí)，輸出統(tǒng)一的視頻信號(hào)。
文檔編號(hào)H04N5/268GK202856875SQ20122036645
公開(kāi)日2013年4月3日 申請(qǐng)日期2012年7月27日 優(yōu)先權(quán)日2012年7月27日
發(fā)明者馬增武, 馬軼, 李金龍, 孫永來(lái) 申請(qǐng)人:北京威泰嘉業(yè)科技有限公司