專利名稱：高清混合矩陣無(wú)縫切換方法及系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及音、視頻通信領(lǐng)域、高清監(jiān)控系統(tǒng)等領(lǐng)域，尤其涉及一種高清混合矩陣無(wú)縫切換方法及系統(tǒng)。
背景技術(shù)：
高清混合矩陣是矩陣的一個(gè)分支，輸出信號(hào)全為高清信號(hào)，輸入信號(hào)可以是模擬/數(shù)字，混合是指同一臺(tái)矩陣可同時(shí)支持多種信號(hào)的接口和格式。隨著視頻技術(shù)由“看得見(jiàn)”至IJ “看得清”方向發(fā)展，混合高清矩陣必然得到越來(lái)越廣泛的應(yīng)用。目前，矩陣的切換方式大多為硬切換，由于視頻同步、EDID等方面的影響，切換的時(shí)間比較長(zhǎng)(將近2s)，導(dǎo)致顯示終端出現(xiàn)黑屏的情形；輸入輸出視頻接口和圖像解析度的差異性，會(huì)導(dǎo)致切換時(shí)顯示終端的畫(huà)面質(zhì)量下降，出現(xiàn)畫(huà)面不連貫不完整甚至無(wú)法正常顯示的情況。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是，克服上述現(xiàn)有技術(shù)中出現(xiàn)的黑屏現(xiàn)象。徹底解決輸入輸出視頻接口和圖像解析度的差異性問(wèn)題，在切換時(shí)，畫(huà)面連貫完整、畫(huà)面清晰，質(zhì)量好。解決上述技術(shù)問(wèn)題，本發(fā)明實(shí)施例提供一種高清混合矩陣無(wú)縫切換方法，包括如下步驟分析顯示終端的最優(yōu)或者次優(yōu)分辨率；依據(jù)所述顯示終端的最優(yōu)或者次優(yōu)分辨率對(duì)輸入視頻數(shù)據(jù)做視頻縮放處理，使不同的視頻數(shù)據(jù)的不同分辨率統(tǒng)一成所述顯示終端的最優(yōu)或次優(yōu)分辨率，并將處理后的視頻數(shù)據(jù)存入DDR2，當(dāng)接收到切換信號(hào)時(shí)，將切換前的視頻數(shù)據(jù)存入DDR2的A存儲(chǔ)區(qū)，待切換的視頻數(shù)據(jù)存入DDR2的B存儲(chǔ)區(qū)；從DDR2中讀取視頻數(shù)據(jù)，進(jìn)行無(wú)縫切換顯示，切換前顯示A存儲(chǔ)區(qū)的視頻數(shù)據(jù)，切換中將A存儲(chǔ)區(qū)和B存儲(chǔ)區(qū)的視頻數(shù)據(jù)同時(shí)輸出，將切換后的視頻數(shù)據(jù)存入DDR2的B存儲(chǔ)區(qū)；將切換后的視頻數(shù)據(jù)送入輸出芯片，輸出圖像。作為舉例說(shuō)明，所述依據(jù)所述顯示終端的最優(yōu)或者次優(yōu)分辨率對(duì)輸入視頻數(shù)據(jù)做視頻縮放處理，具體包括如下步驟選擇輸入視頻數(shù)據(jù)的一個(gè)像素宏塊；計(jì)算所述像素宏塊的像素梯度值；對(duì)所述像素宏塊的像素梯度值做歸一化處理，使像素宏塊的像素梯度值在0-1之間；依據(jù)不同的像素宏塊的像素梯度值分別選擇“最近領(lǐng)域法插值”、“雙線性插值”和“多項(xiàng)式插值”對(duì)輸入視頻數(shù)據(jù)做視頻縮放處理。作為舉例說(shuō)明,所述像素宏塊包括32*32像素點(diǎn)。作為舉例說(shuō)明，所述計(jì)算像素宏塊的像素梯度值包括如下步驟
選取所述像素宏塊中的任意一個(gè)像素點(diǎn)，將該像素點(diǎn)的像素強(qiáng)度與其臨近的8個(gè)像素點(diǎn)的像素強(qiáng)度分別相減，再將得到的差的絕對(duì)值相加，得到所述像素點(diǎn)的像素梯度值；計(jì)算出像素宏塊中所有像素點(diǎn)的像素梯度值，取平均值得到像素宏塊的像素梯度值。作為舉例說(shuō)明，當(dāng)像素宏塊的像素梯度值在0-0. 3之間時(shí)，選擇“最近領(lǐng)域法插值”，當(dāng)像素宏塊的像素梯度值在0. 3-0. 6之間時(shí)，選擇“雙線性插值”，當(dāng)像素宏塊的像素梯度值在0. 6-1之間時(shí)，選擇“多項(xiàng)式插值”。解決上述技術(shù)問(wèn)題，本發(fā)明實(shí)施例一種高清混合矩陣無(wú)縫切換系統(tǒng)，包括，一個(gè)視頻輸入邏輯，一個(gè)與所述視頻輸入邏輯相連接的視頻輸入控制模塊，一個(gè)與所述視頻輸入控制模塊相連接的FPGA控制模塊，所述FPGA控制模塊還分別連接一個(gè)擴(kuò)展控制接口單元、一個(gè)切換控制模塊、一個(gè)視頻輸出控制模塊，所述視頻輸出控制模塊還連接一個(gè)DDR2讀寫(xiě) 控制模塊，所述DDR2讀寫(xiě)控制模塊連接一個(gè)外設(shè)DDR2，一個(gè)提供時(shí)鐘、復(fù)位信號(hào)的時(shí)鐘、復(fù)位、同步模塊，其特征在于，還包括一個(gè)EDID讀寫(xiě)分析邏輯，一端連接所述FPGA控制模塊，一端連接顯示終端，用于分析顯示終端的最優(yōu)或者次優(yōu)分辨率；—個(gè)Scaler模塊,包括Scaler控制模塊,連接所述FPGA控制模塊,用于依據(jù)所述顯示終端的最優(yōu)或者次優(yōu)分辨率對(duì)輸入視頻數(shù)據(jù)做視頻縮放處理，使不同的視頻數(shù)據(jù)的不同分辨率統(tǒng)一成所述顯示終端的最優(yōu)或次優(yōu)分辨率，及Scaler處理器，一端連接所述Scaler控制模塊，一端連接所述DDR2讀寫(xiě)控制模塊，用于將處理后的視頻數(shù)據(jù)存入DDR2，當(dāng)接收到切換信號(hào)時(shí)，將切換前的視頻數(shù)據(jù)存入DDR2的A存儲(chǔ)區(qū)，待切換的視頻數(shù)據(jù)存入DDR2的B存儲(chǔ)區(qū)；一個(gè)無(wú)縫切換機(jī)，一端連接所述切換控制模塊、一端連接所述DDR2讀寫(xiě)控制模塊，用于從DDR2中讀取視頻數(shù)據(jù)，進(jìn)行無(wú)縫切換顯示，切換前顯示A存儲(chǔ)區(qū)的視頻數(shù)據(jù)，切換中將A存儲(chǔ)區(qū)和B存儲(chǔ)區(qū)的視頻數(shù)據(jù)同時(shí)輸出，將切換后的視頻數(shù)據(jù)存入DDR2的B存儲(chǔ)區(qū)；一個(gè)視頻輸出邏輯，一端連接所述無(wú)縫切換機(jī)，一端連接輸出芯片，用于將切換后的視頻數(shù)據(jù)送入輸出芯片，輸出圖像。作為舉例說(shuō)明，所述Scaler控制模塊用于選擇輸入視頻數(shù)據(jù)的一個(gè)像素宏塊；計(jì)算所述像素宏塊的像素梯度值；對(duì)所述像素宏塊的像素梯度值做歸一化處理，使像素宏塊的像素梯度值在0-1之間；依據(jù)不同的像素宏塊的像素梯度值分別選擇“最近領(lǐng)域法插值”、“雙線性插值”和“多項(xiàng)式插值”對(duì)輸入視頻數(shù)據(jù)做視頻縮放處理。作為舉例說(shuō)明,所述像素宏塊包括32*32像素點(diǎn)。作為舉例說(shuō)明，所述計(jì)算像素宏塊的像素梯度值包括選取所述像素宏塊中的任意一個(gè)像素點(diǎn)，將該像素點(diǎn)的像素強(qiáng)度與其臨近的8個(gè)像素點(diǎn)的像素強(qiáng)度分別相減，再將得到的差的絕對(duì)值相加，得到所述像素點(diǎn)的像素梯度值；
計(jì)算出像素宏塊中所有像素點(diǎn)的像素梯度值，取平均值得到像素宏塊的像素梯度值。作為舉例說(shuō)明，當(dāng)像素宏塊的像素梯度值在0-0. 3之間時(shí)，選擇“最近領(lǐng)域法插值”，當(dāng)像素宏塊的像素梯度值在0. 3-0. 6之間時(shí)，選擇“雙線性插值”，當(dāng)像素宏塊的像素梯度值在0. 6-1之間時(shí)，選擇“多項(xiàng)式插值”。本發(fā)明的高清混合矩陣無(wú)縫切換方法和系統(tǒng)能很好地克服現(xiàn)有技術(shù)中出現(xiàn)的黑屏現(xiàn)象。并且在切換時(shí)，徹底解決輸入輸出視頻接口和圖像解析度的差異性問(wèn)題，畫(huà)面連貫完整、畫(huà)面清晰,質(zhì)量好。


圖I是本發(fā)明優(yōu)選實(shí)施例一種高清混合矩陣無(wú)縫切換方法的流程圖
圖2是本發(fā)明優(yōu)選實(shí)施例一種高清混合矩陣無(wú)縫切換系統(tǒng)的功能框3是本發(fā)明優(yōu)選實(shí)施例高清混合矩陣中一種無(wú)縫切換機(jī)的內(nèi)部功能框圖
具體實(shí)施例方式下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。參照?qǐng)D1，是本發(fā)明一種高清混合矩陣無(wú)縫切換方法的流程圖，包括如下步驟SlOl :分析顯示終端的最優(yōu)或者次優(yōu)分辨率，顯示終端指顯示器等顯示設(shè)備，分析顯示終端的最優(yōu)分辨率，以便使不同的輸入數(shù)據(jù)按照這個(gè)最優(yōu)分辨率進(jìn)行顯示，當(dāng)不能達(dá)到最優(yōu)分辨率時(shí)，就使不同輸入數(shù)據(jù)按照次優(yōu)分辨率進(jìn)行顯示；S102:依據(jù)所述顯示終端的最優(yōu)或者次優(yōu)分辨率對(duì)輸入視頻數(shù)據(jù)做視頻縮放處理，使不同的視頻數(shù)據(jù)的不同分辨率統(tǒng)一成所述顯示終端的最優(yōu)或次優(yōu)分辨率，并將處理后的視頻數(shù)據(jù)存入DDR2 ；S103 :當(dāng)接收到切換信號(hào)時(shí)，將切換前的視頻數(shù)據(jù)存入DDR2的A存儲(chǔ)區(qū)，待切換的視頻數(shù)據(jù)存入DDR2的B存儲(chǔ)區(qū)；該切換信號(hào)來(lái)源于上位機(jī)。S104 :從DDR2中讀取視頻數(shù)據(jù)，進(jìn)行無(wú)縫切換顯示，切換前顯示A存儲(chǔ)區(qū)的視頻數(shù)據(jù)，切換中將A存儲(chǔ)區(qū)和B存儲(chǔ)區(qū)的視頻數(shù)據(jù)同時(shí)輸出；S105 :將切換后的視頻數(shù)據(jù)存入DDR2的B存儲(chǔ)區(qū)；S106 :將切換后的視頻數(shù)據(jù)送入輸出芯片，輸出圖像。所述依據(jù)所述顯示終端的最優(yōu)或者次優(yōu)分辨率對(duì)輸入視頻數(shù)據(jù)做視頻縮放處理，具體包括如下步驟選擇輸入視頻數(shù)據(jù)的一個(gè)像素宏塊；計(jì)算所述像素宏塊的像素梯度值；對(duì)所述像素宏塊的像素梯度值做歸一化處理，使像素宏塊的像素梯度值在0-1之間；依據(jù)不同的像素宏塊的像素梯度值分別選擇“最近領(lǐng)域法插值”、“雙線性插值”和“多項(xiàng)式插值”對(duì)輸入視頻數(shù)據(jù)做視頻縮放處理。 所述像素宏塊包括32*32像素點(diǎn)。作為舉例說(shuō)明，所述像素宏塊也可以包括其它的像素點(diǎn)數(shù)，比如64*64像素點(diǎn)數(shù)。所述計(jì)算像素宏塊的像素梯度值包括如下步驟選取所述像素宏塊中的任意一個(gè)像素點(diǎn)，將該像素點(diǎn)的像素強(qiáng)度與其臨近的8個(gè)像素點(diǎn)的像素強(qiáng)度分別相減，再將得到的差的絕對(duì)值相加，得到所述像素點(diǎn)的像素梯度值；計(jì)算出像素宏塊中所有像素點(diǎn)的像素梯度值，取平均值得到像素宏塊的像素梯度值。作為舉例說(shuō)明，也可以將該像素點(diǎn)的像素強(qiáng)度與其臨近的4個(gè)像素點(diǎn)的像素強(qiáng)度 分別相減，再將得到的差的絕對(duì)值相加，得到所述像素點(diǎn)的像素梯度值；當(dāng)像素宏塊的像素梯度值在0-0. 3之間時(shí)，選擇“最近領(lǐng)域法插值”，當(dāng)像素宏塊的像素梯度值在0. 3-0. 6之間時(shí)，選擇“雙線性插值”，當(dāng)像素宏塊的像素梯度值在0. 6-1之間時(shí)，選擇“多項(xiàng)式插值”。作為舉例說(shuō)明，也可以當(dāng)像素宏塊的像素梯度值在0. 3-0. 7之間時(shí)，選擇“雙線性插值”，不過(guò)依據(jù)實(shí)驗(yàn)效果，當(dāng)像素宏塊的像素梯度值在0. 3-0. 6之間時(shí)，選擇“雙線性插值”的效果比當(dāng)像素宏塊的像素梯度值在0. 3-0. 7之間時(shí)，選擇“雙線性插值”的效果好。依據(jù)上述視頻縮放過(guò)程，能夠徹底解決輸入輸出視頻接口和圖像解析度的差異性問(wèn)題，在無(wú)黑屏切換的基礎(chǔ)上，畫(huà)面更加連貫完整、更加清晰。參照?qǐng)D2，圖2是本發(fā)明一種高清混合矩陣無(wú)縫切換系統(tǒng)的功能框圖包括，一個(gè)視頻輸入邏輯，一個(gè)與所述視頻輸入邏輯相連接的視頻輸入控制模塊，一個(gè)與所述視頻輸入控制模塊相連接的FPGA控制模塊，所述FPGA控制模塊還分別連接一個(gè)擴(kuò)展控制接口單元、一個(gè)切換控制模塊、一個(gè)視頻輸出控制模塊，所述視頻輸出控制模塊還連接一個(gè)DDR2讀寫(xiě)控制模塊，所述DDR2讀寫(xiě)控制模塊連接一個(gè)外設(shè)DDR2，一個(gè)提供時(shí)鐘、復(fù)位信號(hào)的時(shí)鐘、復(fù)位、同步模塊，一個(gè)EDID讀寫(xiě)分析邏輯，一端連接所述FPGA控制模塊，一端連接顯示終端，用于分析顯示終端的最優(yōu)或者次優(yōu)分辨率；—個(gè)Scaler模塊,包括Scaler控制模塊,連接所述FPGA控制模塊,用于依據(jù)所述顯示終端的最優(yōu)或者次優(yōu)分辨率對(duì)輸入視頻數(shù)據(jù)做視頻縮放處理，使不同的視頻數(shù)據(jù)的不同分辨率統(tǒng)一成所述顯示終端的最優(yōu)或次優(yōu)分辨率，及Scaler處理器，一端連接所述Scaler控制模塊，一端連接所述DDR2讀寫(xiě)控制模塊，用于將處理后的視頻數(shù)據(jù)存入DDR2，當(dāng)接收到切換信號(hào)時(shí)，將切換前的視頻數(shù)據(jù)存入DDR2的A存儲(chǔ)區(qū)，待切換的視頻數(shù)據(jù)存入DDR2的B存儲(chǔ)區(qū)；為了滿足不同顯示設(shè)備不同信號(hào)源的差異性，增加了 Scaler模塊視頻縮放功能，實(shí)現(xiàn)縮放功能采取了最近領(lǐng)域法插值、雙線性插值、多項(xiàng)式插值幾種插值算法，根據(jù)紋理特性選擇其中的一種插值算法，通過(guò)FPGA與顯示終端之間DDC通信，分析顯示終端的最優(yōu)或者次優(yōu)分辨率作為視頻輸出的分辨率；保證了切換的實(shí)時(shí)性，切換過(guò)程的連貫性，視覺(jué)的完美。一個(gè)無(wú)縫切換機(jī)，一端連接所述切換控制模塊、一端連接所述DDR2讀寫(xiě)控制模塊，用于從DDR2中讀取視頻數(shù)據(jù)，進(jìn)行無(wú)縫切換顯示，切換前顯示A存儲(chǔ)區(qū)的視頻數(shù)據(jù)，切換中將A存儲(chǔ)區(qū)和B存儲(chǔ)區(qū)的視頻數(shù)據(jù)同時(shí)輸出，將切換后的視頻數(shù)據(jù)存入DDR2的B存儲(chǔ)區(qū)；一個(gè)視頻輸出邏輯，一端連接所述無(wú)縫切換機(jī)，一端連接輸出芯片，用于將切換后的視頻數(shù)據(jù)送入輸出芯片，輸出圖像。與上位機(jī)之間的通信模塊即擴(kuò)展控制單元接口，無(wú)縫切換機(jī)，顯示終端EDID的讀寫(xiě)分析邏輯，以上功能都是在單片F(xiàn)PGA芯片上實(shí)現(xiàn)，基于成本的考慮選擇了 XILINX的SPARTAN6,由于SPARTAN6的最高IO速度是I. 08G，為了滿足高清混合視頻實(shí)時(shí)傳輸?shù)囊?，?duì)無(wú)縫切換的算法進(jìn)行了優(yōu)化，采用verilog語(yǔ)言編程實(shí)現(xiàn)；用verilog語(yǔ)言實(shí)現(xiàn)了對(duì)顯示終端EDID讀寫(xiě)及分析功能，保證了視頻輸出適應(yīng)的普遍性；無(wú)縫切換機(jī)采用了 FPGA內(nèi)部的分布式RAM資源進(jìn)行視頻輸入時(shí)鐘對(duì)齊以及雙時(shí)鐘技術(shù)，節(jié)省了資源，滿足了實(shí)時(shí)的要求。參照?qǐng)D3，圖3是本發(fā)明高清混合矩陣中一種優(yōu)選實(shí)施例的無(wú)縫切換機(jī)的內(nèi)部功能框圖。DDR2的A存儲(chǔ)區(qū)的像素矩陣表示成Videol (Xi, Yj)，系數(shù)矩陣表示成Coeffl (Xi，Yi)，DDR2的B存儲(chǔ)區(qū)的像素矩陣表示成VideoO (Xi，Yj)，系數(shù)矩陣表示成CoeffO (Xi，Yi)，視頻輸出邏輯的視頻輸出矩陣表示成Vout (Xi，Yi)其中I < i < M，I < j < N，N表示像素的行數(shù)，M表示一行中像素的個(gè)數(shù)。則Vout = Videol Coeff 1+VideoO CoeffO式中的“ ”表示點(diǎn)乘，對(duì)應(yīng)坐標(biāo)的像素與系數(shù)相乘。當(dāng)DDR2的B存儲(chǔ)區(qū)的系數(shù)矩陣CoeffO (Xi，Yi)，由0漸變至1，DDR2的A存儲(chǔ)區(qū) 的系數(shù)矩陣Coeffl (Xi, Yi)，由I漸變至0，能實(shí)現(xiàn)淡入淡出的無(wú)縫切換效果。欲實(shí)現(xiàn)溶解的無(wú)縫切換效果，例如在屏幕中央的一個(gè)正方形范圍內(nèi)實(shí)現(xiàn)溶解的效果，則正方形區(qū)域范圍內(nèi)，取DDR2的B存儲(chǔ)區(qū)的系數(shù)矩陣CoeffO (Xi，Yi)為1，取DDR2的A存儲(chǔ)區(qū)的系數(shù)矩陣CoefTl (Xi，Yi)為0 ;正方形區(qū)域范圍外，取DDR2的A存儲(chǔ)區(qū)的系數(shù)矩陣Coeffl (Xi，Yi)為1，取DDR2的B存儲(chǔ)區(qū)的系數(shù)矩陣CoeffO (Xi，Yi)為0即能實(shí)現(xiàn)溶解的無(wú)縫切換效果。欲實(shí)現(xiàn)拉簾式的無(wú)縫切換效果，例如在屏幕中央設(shè)置一條豎線，在豎線左右實(shí)現(xiàn)由左向右的拉簾式漸變效果，則取豎線左邊DDR2的B存儲(chǔ)區(qū)的系數(shù)矩陣CoeffO (Xi，Yi)為1，豎線右邊DDR2的B存儲(chǔ)區(qū)的系數(shù)矩陣CoeffO(Xi，Yi)為0 ;取豎線左邊DDR2的A存儲(chǔ)區(qū)的系數(shù)矩陣Coeffl (Xi，Yi)為0，豎線右邊DDR2的A存儲(chǔ)區(qū)的系數(shù)矩陣Coeffl (Xi，Yi)為I。另外，在無(wú)縫切換機(jī)內(nèi)部，利用FPGA (現(xiàn)場(chǎng)可編程門(mén)陣列)內(nèi)部的分布式RAM資源，對(duì)兩路融合信號(hào)延時(shí)對(duì)齊，利用片內(nèi)的RAM機(jī)制，完成Videol和VideoO數(shù)據(jù)不同步問(wèn)題，比如當(dāng)Videol與VideoO分別保存在相應(yīng)RAM中兩條視頻數(shù)據(jù)線后，再進(jìn)行后續(xù)DSP數(shù)據(jù)的運(yùn)算；雙時(shí)鐘技術(shù)，運(yùn)算部分用雙倍時(shí)鐘，信號(hào)讀入與輸出用單倍時(shí)鐘，雙倍時(shí)鐘的前一個(gè)時(shí)鐘進(jìn)行Videol與相應(yīng)系數(shù)的乘法運(yùn)算,后一個(gè)時(shí)鐘進(jìn)行VideoO與相應(yīng)系數(shù)的乘法運(yùn)算，然后再進(jìn)行上述二者的加法運(yùn)算，節(jié)省片內(nèi)DSP資源，保證運(yùn)算的實(shí)時(shí)性；將幾種融合技術(shù)的系數(shù)矩陣(或者初始系數(shù)矩陣)存入片內(nèi)RAM資源中，實(shí)現(xiàn)幾種無(wú)縫切換效果不需要占用額外的運(yùn)算資源。RAM資源作為視頻信號(hào)與系數(shù)對(duì)齊資源，分布式RAM查找表存儲(chǔ)系數(shù)矩陣，復(fù)用器的前端以及DSP48A1后端采用xi時(shí)鐘，中間采用x2時(shí)鐘，共只需要三個(gè)DSP48A1資源，運(yùn)算速度在XILINXSpartan6中高達(dá)320MHz。由于采用了信號(hào)對(duì)齊技術(shù)，雙時(shí)鐘技術(shù)，使無(wú)縫切換時(shí)，消除了現(xiàn)有無(wú)縫切換技術(shù)中的抖動(dòng)現(xiàn)象。以上所述的具體實(shí)施方式
，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步 詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施方式
而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種高清混合矩陣無(wú)縫切換方法，其特征在于，包括如下步驟 分析顯示終端的最優(yōu)或者次優(yōu)分辨率； 依據(jù)所述顯示終端的最優(yōu)或者次優(yōu)分辨率對(duì)輸入視頻數(shù)據(jù)做視頻縮放處理，使不同的視頻數(shù)據(jù)的不同分辨率統(tǒng)一成所述顯示終端的最優(yōu)或次優(yōu)分辨率，并將處理后的視頻數(shù)據(jù)存入DDR2，當(dāng)接收到切換信號(hào)時(shí)，將切換前的視頻數(shù)據(jù)存入DDR2的A存儲(chǔ)區(qū)，待切換的視頻數(shù)據(jù)存入DDR2的B存儲(chǔ)區(qū)； 從DDR2中讀取視頻數(shù)據(jù)，進(jìn)行無(wú)縫切換顯示，切換前顯示A存儲(chǔ)區(qū)的視頻數(shù)據(jù)，切換中將A存儲(chǔ)區(qū)和B存儲(chǔ)區(qū)的視頻數(shù)據(jù)同時(shí)輸出，將切換后的視頻數(shù)據(jù)存入DDR2的B存儲(chǔ)區(qū)； 將切換后的視頻數(shù)據(jù)送入輸出芯片，輸出圖像。
2.根據(jù)權(quán)利要求I所述的方法，其特征在于，所述依據(jù)所述顯示終端的最優(yōu)或者次優(yōu)分辨率對(duì)輸入視頻數(shù)據(jù)做視頻縮放處理，具體包括如下步驟 選擇輸入視頻數(shù)據(jù)的一個(gè)像素宏塊； 計(jì)算所述像素宏塊的像素梯度值； 對(duì)所述像素宏塊的像素梯度值做歸一化處理，使像素宏塊的像素梯度值在0-1之間； 依據(jù)不同的像素宏塊的像素梯度值分別選擇“最近領(lǐng)域法插值”、“雙線性插值”和“多項(xiàng)式插值”對(duì)輸入視頻數(shù)據(jù)做視頻縮放處理。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述像素宏塊包括32*32像素點(diǎn)。
4.根據(jù)權(quán)利要求3所述的方法，其特征在于，所述計(jì)算像素宏塊的像素梯度值包括如下步驟 選取所述像素宏塊中的任意一個(gè)像素點(diǎn)，將該像素點(diǎn)的像素強(qiáng)度與其臨近的8個(gè)像素點(diǎn)的像素強(qiáng)度分別相減，再將得到的差的絕對(duì)值相加，得到所述像素點(diǎn)的像素梯度值； 計(jì)算出像素宏塊中所有像素點(diǎn)的像素梯度值，取平均值得到像素宏塊的像素梯度值。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，當(dāng)像素宏塊的像素梯度值在0-0.3之間時(shí)，選擇“最近領(lǐng)域法插值”，當(dāng)像素宏塊的像素梯度值在0. 3-0. 6之間時(shí)，選擇“雙線性插值”，當(dāng)像素宏塊的像素梯度值在0. 6-1之間時(shí)，選擇“多項(xiàng)式插值”。
6.一種高清混合矩陣無(wú)縫切換系統(tǒng)，包括，一個(gè)為系統(tǒng)提供時(shí)鐘、復(fù)位信號(hào)的時(shí)鐘、復(fù)位、同步模塊，一個(gè)視頻輸入邏輯，一個(gè)與所述視頻輸入邏輯相連接的視頻輸入控制模塊，一個(gè)與所述視頻輸入控制模塊相連接的FPGA控制模塊，所述FPGA控制模塊還分別連接一個(gè)擴(kuò)展控制接口單元、一個(gè)切換控制模塊、一個(gè)視頻輸出控制模塊，所述視頻輸出控制模塊還連接一個(gè)DDR2讀寫(xiě)控制模塊，所述DDR2讀寫(xiě)控制模塊連接一個(gè)外設(shè)DDR2，其特征在于，還包括一個(gè)EDID讀寫(xiě)分析邏輯，一端連接所述FPGA控制模塊，一端連接顯示終端，用于分析顯示終端的最優(yōu)或者次優(yōu)分辨率；一個(gè)Scaler控制模塊，連接所述FPGA控制模塊，用于依據(jù)所述顯示終端的最優(yōu)或者次優(yōu)分辨率對(duì)輸入視頻數(shù)據(jù)做視頻縮放處理，使不同的視頻數(shù)據(jù)的不同分辨率統(tǒng)一成所述顯示終端的最優(yōu)或次優(yōu)分辨率，一個(gè)Scaler處理器，一端連接所述Scaler控制模塊，一端連接所述DDR2讀寫(xiě)控制模塊，用于將處理后的視頻數(shù)據(jù)存入DDR2，當(dāng)接收到切換信號(hào)時(shí)，將切換前的視頻數(shù)據(jù)存入DDR2的A存儲(chǔ)區(qū)，待切換的視頻數(shù)據(jù)存入DDR2的B存儲(chǔ)區(qū)； 一個(gè)無(wú)縫切換機(jī)，一端連接所述切換控制模塊、一端連接所述DDR2讀寫(xiě)控制模塊，用于從DDR2中讀取視頻數(shù)據(jù)，進(jìn)行無(wú)縫切換顯示，切換前顯示A存儲(chǔ)區(qū)的視頻數(shù)據(jù)，切換中將A存儲(chǔ)區(qū)和B存儲(chǔ)區(qū)的視頻數(shù)據(jù)同時(shí)輸出， 將切換后的視頻數(shù)據(jù)存入DDR2的B存儲(chǔ)區(qū)； 一個(gè)視頻輸出邏輯，一端連接所述無(wú)縫切換機(jī)，一端連接輸出芯片，用于將切換后的視頻數(shù)據(jù)送入輸出芯片，輸出圖像。
7.根據(jù)權(quán)利要求6所述的系統(tǒng)，其特征在于，所述Scaler控制模塊用于選擇輸入視頻數(shù)據(jù)的一個(gè)像素宏塊； 計(jì)算所述像素宏塊的像素梯度值； 對(duì)所述像素宏塊的像素梯度值做歸一化處理，使像素宏塊的像素梯度值在0-1之間；依據(jù)不同的像素宏塊的像素梯度值分別選擇“最近領(lǐng)域法插值”、“雙線性插值”和“多項(xiàng)式插值”對(duì)輸入視頻數(shù)據(jù)做視頻縮放處理。
8.根據(jù)權(quán)利要求7所述的系統(tǒng)，其特征在于，所述像素宏塊包括32*32像素點(diǎn)。
9.根據(jù)權(quán)利要求8所述的系統(tǒng)，其特征在于，所述計(jì)算像素宏塊的像素梯度值包括 選取所述像素宏塊中的任意一個(gè)像素點(diǎn)，將該像素點(diǎn)的像素強(qiáng)度與其臨近的8個(gè)像素點(diǎn)的像素強(qiáng)度分別相減，再將得到的差的絕對(duì)值相加，得到所述像素點(diǎn)的像素梯度值； 計(jì)算出像素宏塊中所有像素點(diǎn)的像素梯度值，取平均值得到像素宏塊的像素梯度值。
10.根據(jù)權(quán)利要求9所述的系統(tǒng)，其特征在于，當(dāng)像素宏塊的像素梯度值在0-0.3之間時(shí)，選擇“最近領(lǐng)域法插值”，當(dāng)像素宏塊的像素梯度值在0. 3-0. 6之間時(shí)，選擇“雙線性插值”，當(dāng)像素宏塊的像素梯度值在0. 6-1之間時(shí)，選擇“多項(xiàng)式插值”。
全文摘要
本發(fā)明提供一種高清混合矩陣無(wú)縫切換方法及系統(tǒng)，包括如下步驟分析最優(yōu)或次優(yōu)分辨率；依據(jù)最優(yōu)或次優(yōu)分辨率對(duì)輸入視頻數(shù)據(jù)做視頻縮放處理，使不同的視頻數(shù)據(jù)的不同分辨率統(tǒng)一成所述最優(yōu)或次優(yōu)分辨率，并將處理后的視頻數(shù)據(jù)存入DDR2，接收到切換信號(hào)時(shí)，將切換前的視頻數(shù)據(jù)存入DDR2的A區(qū)，待切換的視頻數(shù)據(jù)存入DDR2的B區(qū)；從DDR2中讀取視頻數(shù)據(jù)，進(jìn)行無(wú)縫切換顯示，切換前顯示A區(qū)的視頻數(shù)據(jù)，切換中同時(shí)讀取A區(qū)與B區(qū)視頻數(shù)據(jù)，通過(guò)切換效果合成后輸出，將切換后的視頻數(shù)據(jù)存入DDR2的B存儲(chǔ)區(qū)并送入輸出芯片，輸出圖像。本發(fā)明能很好地克服現(xiàn)有技術(shù)中出現(xiàn)的黑屏現(xiàn)象。并且在切換時(shí)，徹底解決輸入輸出視頻接口和圖像解析度的差異性問(wèn)題，畫(huà)面連貫完整、畫(huà)面清晰，質(zhì)量好。
文檔編號(hào)H04N7/18GK102752543SQ20121026228
公開(kāi)日2012年10月24日 申請(qǐng)日期2012年7月27日 優(yōu)先權(quán)日2012年7月27日
發(fā)明者孫永來(lái), 李金龍, 馬增武, 馬軼 申請(qǐng)人:北京威泰嘉業(yè)科技有限公司