專利名稱：用于基于數(shù)據(jù)速率的變化來(lái)改變周期信號(hào)的技術(shù)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路并且更具體地涉及用于基于數(shù)據(jù)速率的變化來(lái)改變周期信號(hào)的技術(shù)。
背景技術(shù)：
可以通過(guò)傳輸線向接收器傳輸高速數(shù)字?jǐn)?shù)據(jù)流而無(wú)伴隨時(shí)鐘信號(hào)。接收器中的時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)電路根據(jù)近似頻率參考信號(hào)生成一個(gè)或者多個(gè)時(shí)鐘信號(hào)、然后將時(shí)鐘信號(hào)與數(shù)據(jù)流中的轉(zhuǎn)變相位對(duì)齊。接收器使用時(shí)鐘信號(hào)以對(duì)數(shù)據(jù)流中的位進(jìn)行采樣。快捷外圍部件互連(PC1-E)是用于個(gè)人計(jì)算機(jī)的計(jì)算機(jī)擴(kuò)展卡標(biāo)準(zhǔn)。PC1-E 1.0支持2.5千兆位每秒(Gbps)的數(shù)據(jù)速率。PC1-E2.0支持5Gbps的數(shù)據(jù)速率。數(shù)據(jù)信號(hào)的數(shù)據(jù)速率指示數(shù)據(jù)信號(hào)中的每時(shí)間單位的位周期數(shù)目。傳輸器初始地開(kāi)始以2.5Gbps的PC1-E1.0數(shù)據(jù)速率向接收器傳輸數(shù)據(jù)信號(hào)。隨后，傳輸器和接收器嘗試將數(shù)據(jù)速率增加至基于PC1-E 2.0的5Gbps以減少傳輸系統(tǒng)的功率消耗并且增加傳輸系統(tǒng)的性能。接收器中的CDR電路基于數(shù)據(jù)速率的增加提供時(shí)鐘信號(hào)的頻率的對(duì)應(yīng)增加。圖1圖示現(xiàn)有技術(shù)的時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)電路100的例子，該CDR電路可以響應(yīng)于接收的數(shù)據(jù)信號(hào)的數(shù)據(jù)速率的變化來(lái)調(diào)整時(shí)鐘信號(hào)的頻率。CDR電路100包括鑒頻鑒相器(PFD)電路101、復(fù)用器電路102、電荷泵電路104、低通濾波器(LPF)電路105、壓控振蕩器(VCO)電路106、L計(jì)數(shù)器電路107、M計(jì)數(shù)器電路108、計(jì)數(shù)器電路109、復(fù)用器電路110、鑒相器(PD)電路111、N計(jì)數(shù)器電路112和鎖定檢測(cè)電路114。N計(jì)數(shù)器電路112劃分參考時(shí)鐘信號(hào)REFCLK的頻率以生成周期分頻時(shí)鐘信號(hào)RCKD。向鑒頻鑒相器電路101的輸入提供時(shí)鐘信號(hào)RCKD。時(shí)鐘信號(hào)可以是任何類型的周期信號(hào)。鑒頻鑒相器(PFD) 101將時(shí)鐘信號(hào)RCKD的相位和頻率與周期反饋時(shí)鐘信號(hào)FBCLK的相位和頻率進(jìn)行比較以生成誤差信號(hào)UPPF和DNPF。誤差信號(hào)UPPF和DNPF表示時(shí)鐘信號(hào)RCKD和FBCLK的相位和頻率之間的差值。復(fù)用器102包括兩個(gè)2比I復(fù)用器。初始地，復(fù)用器102被配置用于向電荷泵104分別提供誤差信號(hào)UPPF和DNPF作為誤差信號(hào)UP和
DN0電荷泵104將UP和DN誤差信號(hào)轉(zhuǎn)換成模擬控制電壓Va。向VCO 106的控制輸入提供控制電壓να。低通濾波器105衰減控制電壓Va的高頻分量。VCO 106生成4個(gè)周期輸出時(shí)鐘信號(hào)VCO [3:0]。VCO 106響應(yīng)于控制電壓Va的變化來(lái)調(diào)整時(shí)鐘信號(hào)VC0[3:0]的相位和頻率。向L計(jì)數(shù)器電路107的輸入傳輸輸出的時(shí)鐘信號(hào)VC0[3:0]。L計(jì)數(shù)器電路107將時(shí)鐘信號(hào)VC0[3:0]的頻率除以分頻值以生成4個(gè)周期時(shí)鐘信號(hào)CLKL [3:0]。設(shè)置L計(jì)數(shù)器電路107的分頻值以能被1、2、4或者8除盡。M計(jì)數(shù)器電路108將時(shí)鐘信號(hào)CLKL[3:0]之一的頻率除以分頻值以生成反饋時(shí)鐘信號(hào)FBCLK。設(shè)置M計(jì)數(shù)器電路108的分頻值以能被1、4、5、8、10、16、20或者25除盡。PFD 101、復(fù)用器102、電荷泵104、低通濾波器105、VCO 106和計(jì)數(shù)器107-108形成鎖相環(huán)(PLL)，該P(yáng)LL調(diào)整時(shí)鐘信號(hào)FBCLK的相位和頻率以使FBCLK的相位和頻率與時(shí)鐘信號(hào)RCKD的相位和頻率匹配。鎖定檢測(cè)器電路114響應(yīng)于誤差信號(hào)UPPF和DNPF指示時(shí)鐘信號(hào)RCKD和FBCLK在鎖定狀態(tài)中在相位上對(duì)齊并且具有相同頻率使Lock信號(hào)有效。向復(fù)用器110的輸入和向計(jì)數(shù)器電路109的輸入提供L計(jì)數(shù)器107生成的時(shí)鐘信號(hào)CLKL [3:0]。計(jì)數(shù)器電路109將時(shí)鐘信號(hào)CLKL [3:0]的頻率除以2以在復(fù)用器110的附加輸入生成4個(gè)周期時(shí)鐘信號(hào)CLKC[3:0]的頻率。復(fù)用器110初始地被配置用于向H) 111的輸入提供計(jì)數(shù)器109的輸出時(shí)鐘信號(hào)CLKC[3:0]作為4個(gè)周期反饋時(shí)鐘信號(hào)CLKOUT [3:0]。鑒相器(PD)Ill比較差分輸入數(shù)據(jù)信號(hào)DXP/DXN的相位與反饋時(shí)鐘信號(hào)CLKOUT[3:0]的相位。4個(gè)時(shí)鐘信號(hào)CLKOUT[3:0]具有O°、90°、180°和270°的相對(duì)相位。PD 111生成表示在差分輸入數(shù)據(jù)信號(hào)DXP/DXN的相位與時(shí)鐘信號(hào)CLKOUT[3:0]的相位之間的差值的誤差信號(hào)UPro和DNPD。向復(fù)用器102的輸入傳輸誤差信號(hào)UPF1D和DNPD。在Lock信號(hào)已經(jīng)被有效之后，復(fù)用器102被重新配置用于向電荷泵104分別提供鑒相器111的輸出誤差信號(hào)UPH)和DNPD作為誤差信號(hào)UP和DN。⑶R電路100然后響應(yīng)于輸入數(shù)據(jù)信號(hào)DXP/DXN的相位的變化來(lái)調(diào)整反饋時(shí)鐘信號(hào)CLKOUT[3:0]的相位。輸入數(shù)據(jù)信號(hào)DXP/DXN的數(shù)據(jù)速率在從PC1-E 1.0改變成PC1-E 2.0時(shí)倍增。復(fù)用器110然后由控制信號(hào)SW重新配置用于向PD 111的輸入提供時(shí)鐘信號(hào)CLKL[3:0]作為4個(gè)反饋時(shí)鐘信號(hào)CLKOUT [3:0]。作為結(jié)果，時(shí)鐘信號(hào)CLKOUT [3:0]的頻率增加至它們的初始頻率的2倍，但是VCO 106的輸出時(shí)鐘信號(hào)VC0[3:0]的頻率保持不變。⑶R電路100中的PLL在輸入數(shù)據(jù)信號(hào)DXP/DXN的數(shù)據(jù)速率倍增之后保持于鎖定狀態(tài)中。也向去串行化器(deserializer)電路提供時(shí)鐘信號(hào) CLKOUT[3:0]。

發(fā)明內(nèi)容
根據(jù)一些實(shí)施例，一種電路包括相位檢測(cè)電路、相位調(diào)整電路和采樣器電路。相位檢測(cè)電路比較第一周期信號(hào)的相位與第二周期信號(hào)的相位以生成控制信號(hào)。相位調(diào)整電路使第二周期信號(hào)的相位和第三周期信號(hào)的相位基于控制信號(hào)的變動(dòng)而改變。采樣器電路響應(yīng)于第三周期信號(hào)對(duì)數(shù)據(jù)信號(hào)采樣以生成采樣的數(shù)據(jù)信號(hào)。該電路改變第三周期信號(hào)的頻率以對(duì)應(yīng)于數(shù)據(jù)信號(hào)的數(shù)據(jù)速率在基于至少三個(gè)數(shù)據(jù)傳輸協(xié)議的至少三個(gè)不同數(shù)據(jù)速率之間的變化。本發(fā)明的各種目的、特征和優(yōu)點(diǎn)將在考慮以下具體描述和附圖時(shí)變得清楚。


圖1圖示現(xiàn)有技術(shù)的時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)電路的例子，該CDR電路響應(yīng)于接收的數(shù)據(jù)信號(hào)的數(shù)據(jù)速率的變化來(lái)調(diào)整時(shí)鐘信號(hào)的頻率。圖2A圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)電路的例子。
圖2B圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖2中所示鑒相器和采樣器電路的例子。圖3圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖2A中所示有限狀態(tài)機(jī)(FSM)中的同步電路的例子。圖4示出如下?tīng)顟B(tài)圖，該狀態(tài)示根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖2A中所示有限狀態(tài)機(jī)的三個(gè)不同狀態(tài)。圖5圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖2A中所示去串行化器電路的例子。圖6圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的門電路的例子，該門電路控制圖2中所示鎖定檢測(cè)電路生成的信號(hào)。圖7是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖2A中所示信號(hào)中的一些信號(hào)的波形例子的時(shí)序圖。圖8是可以包括本發(fā)明的方面的現(xiàn)場(chǎng)可編程門陣列(FPGA)的簡(jiǎn)化部分框圖。圖9示出可以實(shí)現(xiàn)本發(fā)明的技術(shù)的示例數(shù)字系統(tǒng)的框圖。
具體實(shí)施例方式第三代快捷外圍部件互連(PC1-E) 3.0標(biāo)準(zhǔn)支持8兆位每秒(Gbps)的數(shù)據(jù)速率。PC1-E 1.0、PC1-E 2.0和PC1-E 3.0標(biāo)準(zhǔn)是支持三個(gè)不同數(shù)據(jù)速率的三個(gè)數(shù)據(jù)傳輸協(xié)議。如上文描述的那樣，初始地，傳輸器開(kāi)始以2.5Gbps的PC1-E 1.0數(shù)據(jù)速率向接收器傳輸數(shù)據(jù)。然后，傳輸器嘗試將數(shù)據(jù)速率增加至基于PC1-E 2.0的5Gbps或者基于PC1-E 3.0的SGbps以減少功率消耗并且增加傳輸系統(tǒng)的性能。然而接收器中的圖1中所示現(xiàn)有技術(shù)的時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)電路100沒(méi)有用于基于數(shù)據(jù)速率增加至SGbps來(lái)提供時(shí)鐘信號(hào)CLKOUT[3:0]的頻率的對(duì)應(yīng)增加的能力。PC1-E 3.0支持的8Gbps數(shù)據(jù)速率不是PC1-E 1.0支持的2.5Gbps數(shù)據(jù)速率的倍數(shù)。可以改變M計(jì)數(shù)器108的分頻值(例如從25改變成40)以支持將差分輸入數(shù)據(jù)信號(hào)DXP/DXN的數(shù)據(jù)速率從2.5Gbps或者5Gbps增加至8Gbps。然而在改變M計(jì)數(shù)器108的分頻值時(shí)，⑶R電路100中的鎖相環(huán)(PLL)退出鎖定狀態(tài)。在⑶R電路100中的PLL退出鎖定狀態(tài)之后，時(shí)鐘信號(hào)RCKD和FBCLK的相位不再對(duì)齊，以及/或者時(shí)鐘信號(hào)RCKD和FBCLK不再具有相同頻率。在退出鎖定狀態(tài)之后，⑶R電路100中的PLL通過(guò)調(diào)整時(shí)鐘信號(hào)VC0[3:0]和FBCLK的相位和頻率來(lái)嘗試返回到鎖定狀態(tài)。對(duì)VC0[3:0]的頻率的調(diào)整引起輸出時(shí)鐘信號(hào)CLKOUT[3:0]的頻率的變化。輸出時(shí)鐘信號(hào)CLKOUT[3:0]的頻率的變化可能在去串行化器或者其它接收輸出時(shí)鐘信號(hào)CLKOUT [3:0]的電路系統(tǒng)中引起誤差。圖2A圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)電路200的例子。CDR電路200生成基于差分輸入數(shù)據(jù)信號(hào)DXP/DXN中的位周期的周期輸出時(shí)鐘信號(hào)CLKLl [3:0]。⑶R電路200的輸出時(shí)鐘信號(hào)CLKLl [3:0]用來(lái)對(duì)輸入數(shù)據(jù)信號(hào)DXP/DXN進(jìn)行采樣。CDR電路200可以改變它的輸出時(shí)鐘信號(hào)CLKl [3:0]的頻率以對(duì)應(yīng)于輸入數(shù)據(jù)信號(hào)DXP/DXN的數(shù)據(jù)速率在基于三個(gè)不同數(shù)據(jù)傳輸協(xié)議的三個(gè)不同數(shù)據(jù)速率之間的變化。作為例子，⑶R電路200可以生成輸出時(shí)鐘信號(hào)CLKLl [3:0]的三個(gè)不同頻率。輸出時(shí)鐘信號(hào)CLKLl [3:0]的三個(gè)不同頻率用來(lái)以三個(gè)不同數(shù)據(jù)速率對(duì)差分輸入數(shù)據(jù)信號(hào)DXP/DXN中的數(shù)據(jù)進(jìn)行采樣。例如，輸出時(shí)鐘信號(hào)CLKL1[3:0]的三個(gè)不同頻率可以用來(lái)分別以根據(jù)PC1-E 1.0、2.0和3.0標(biāo)準(zhǔn)的數(shù)據(jù)速率2.5Gbps、5Gbps和8Gbps對(duì)輸入數(shù)據(jù)信號(hào)DXP/DXN中的數(shù)據(jù)進(jìn)行采樣。在輸入數(shù)據(jù)信號(hào)DXP/DXN的數(shù)據(jù)速率從三個(gè)PC1-E標(biāo)準(zhǔn)之一改變成三個(gè)PC1-E標(biāo)準(zhǔn)中的另一 PC1-E標(biāo)準(zhǔn)時(shí)，⑶R電路200將輸出時(shí)鐘信號(hào)CLKLl [3:0]的頻率改變成可以用來(lái)以新數(shù)據(jù)速率對(duì)輸入數(shù)據(jù)信號(hào)DXP/DXN進(jìn)行采樣的頻率。在一個(gè)實(shí)施例中，⑶R電路200可以生成輸出時(shí)鐘信號(hào)CLKLl [3:0]的三個(gè)或者更多不同頻率，這些頻率用來(lái)按照根據(jù)三個(gè)或者更多數(shù)據(jù)傳輸協(xié)議的三個(gè)或者更多不同數(shù)據(jù)速率對(duì)輸入數(shù)據(jù)信號(hào)DXP/DXN中的數(shù)據(jù)進(jìn)行采樣。數(shù)據(jù)傳輸協(xié)議可以是PC1-E協(xié)議或者任何其它數(shù)據(jù)傳輸協(xié)議標(biāo)準(zhǔn)。時(shí)鐘和數(shù)據(jù)恢復(fù)(OTR)電路200包括鑒頻鑒相器(PFD)電路201、復(fù)用器電路202、環(huán)路濾波器電路204、振蕩器電路206、LI計(jì)數(shù)器電路207、L2計(jì)數(shù)器電路208、M計(jì)數(shù)器電路209、鑒相器(PD)和采樣器電路210、N計(jì)數(shù)器電路211、鎖定檢測(cè)器電路214和有限狀態(tài)機(jī)(FSM)215。在圖2A中還示出了去串行化器電路216。振蕩器電路206可以例如是壓控振蕩器電路、流控振蕩器電路或者數(shù)控振蕩器電路。振蕩器電路206可以例如是環(huán)振蕩器、電感器-電容器儲(chǔ)能振蕩器、晶體振蕩器或者另一類型的振蕩器。根據(jù)備選實(shí)施例，振蕩器電路206被替換為基于輸入控制信號(hào)的變化來(lái)調(diào)整周期輸出時(shí)鐘信號(hào)的相位和/或頻率的另一類型的相位調(diào)整電路和/或頻率調(diào)整電路。⑶R電路200包括2個(gè)反饋環(huán)路電路。第一反饋環(huán)路電路包括鑒相器和采樣器電路210、復(fù)用器電路202、環(huán)路濾波器電路204、振蕩器電路206以及L計(jì)數(shù)器電路207。⑶R200中的第二反饋環(huán)路電路包括N計(jì)數(shù)器電路211、PFD電路201、復(fù)用器電路202、環(huán)路濾波器電路204、振蕩器電路206、L2計(jì)數(shù)器電路208和M計(jì)數(shù)器電路209。第二反饋環(huán)路電路是鎖相環(huán)(PLL)電路?，F(xiàn)在描述在頻率獲取模式期間的CDR電路200內(nèi)的PLL電路。在頻率獲取模式期間，CDR電路200中的PLL調(diào)整周期反饋時(shí)鐘信號(hào)FBCLK的相位和頻率以與周期時(shí)鐘信號(hào)RCKD的相位和頻率匹配。向N計(jì)數(shù)器電路211的輸入提供周期參考時(shí)鐘信號(hào)REFCLK。N計(jì)數(shù)器電路211作為⑶R電路200中的分頻器電路來(lái)工作。N計(jì)數(shù)器電路211響應(yīng)于參考時(shí)鐘信號(hào)REFCLK生成周期輸出時(shí)鐘信號(hào)RCKD。N計(jì)數(shù)器電路211將參考時(shí)鐘信號(hào)REFCLK的頻率除以正整數(shù)分頻值N以生成時(shí)鐘信號(hào)RCKD的頻率。向鑒頻鑒相器電路201的輸入提供時(shí)鐘信號(hào)RCKD。鑒頻鑒相器(PFD)電路201比較時(shí)鐘信號(hào)RCKD的相位和頻率與反饋時(shí)鐘信號(hào)FBCLK的相位和頻率以生成誤差信號(hào)UPPF和DNPF。誤差信號(hào)UPPF和DNPF表示在時(shí)鐘信號(hào)RCKD和FBCLK的相位和頻率之間的差值。復(fù)用器202包括兩個(gè)2比I復(fù)用器電路。在頻率獲取模式期間，復(fù)用器202由選擇信號(hào)SL配置用于向環(huán)路濾波器電路204的輸入分別提供誤差信號(hào)UPPF和DNPF作為誤差信號(hào)UP和DN。環(huán)路濾波器電路204將UP和DN誤差信號(hào)轉(zhuǎn)換成濾波的控制電壓信號(hào)Va。向振蕩器電路206的控制輸入提供控制電壓信號(hào)Va。在一個(gè)實(shí)施例中,環(huán)路濾波器電路204包括基于UP和DN誤差信號(hào)生成模擬控制電壓Va的電荷泵電路以及對(duì)控制電壓Va進(jìn)行低通濾波的低通濾波器。在這一實(shí)施例中，電荷泵和低通濾波器按如圖1中的電路104-105所示的方式耦合在一起。在另一實(shí)施例中，環(huán)路濾波器電路204是生成一個(gè)或者多個(gè)數(shù)字控制信號(hào)Va的數(shù)字環(huán)路濾波器電路。
振蕩器電路206輸出4個(gè)周期輸出時(shí)鐘信號(hào)0SC[3:0]。振蕩器電路206基于控制電壓信號(hào)Va的變化來(lái)調(diào)整輸出時(shí)鐘信號(hào)OSC[3:0]的相位和頻率。向LI計(jì)數(shù)器電路207的輸入和向L2個(gè)計(jì)數(shù)器電路208的輸入傳輸4個(gè)輸出時(shí)鐘信號(hào)0SC[3:0]。4個(gè)時(shí)鐘信號(hào)OSC[3:0]具有0°、90°、180°和270°的相對(duì)相位。L2計(jì)數(shù)器電路208響應(yīng)于4個(gè)時(shí)鐘信號(hào)0SC[3:0]生成4個(gè)周期輸出時(shí)鐘信號(hào)CLKL2[3:0]。4個(gè)時(shí)鐘信號(hào)CLKL2[3:0]具有的0°、90°、180°和270°的相對(duì)相位。L2計(jì)數(shù)器電路208將時(shí)鐘信號(hào)0SC[3:0]的頻率除以正整數(shù)分頻值L2以生成時(shí)鐘信號(hào)CLKL2[3:0]的頻率。L2計(jì)數(shù)器電路208在L2計(jì)數(shù)器電路208相對(duì)于時(shí)鐘信號(hào)OSC [3:0]的頻率減少時(shí)鐘信號(hào)CLK2[3:0]的頻率這一意義上作為分頻器電路來(lái)工作。L2計(jì)數(shù)器電路208在L2計(jì)數(shù)器電路208使時(shí)鐘信號(hào)0SC[3:0]的頻率大于時(shí)鐘信號(hào)CLKL2[3:0]的頻率這一意義上作為⑶R電路200中的PLL中的倍頻器來(lái)工作。向M計(jì)數(shù)器電路209的輸入提供時(shí)鐘信號(hào)CLKL2[3:0]。M計(jì)數(shù)器電路209響應(yīng)于時(shí)鐘信號(hào)CLKL2[3:0]中的一個(gè)或者多個(gè)時(shí)鐘信號(hào)生成反饋時(shí)鐘信號(hào)FBCLK。M計(jì)數(shù)器電路209將4個(gè)時(shí)鐘信號(hào)CLKL2 [3:0]中的一個(gè)或者多個(gè)時(shí)鐘信號(hào)的頻率除以正整數(shù)分頻值M以生成反饋時(shí)鐘信號(hào)FBCLK的頻率。M計(jì)數(shù)器電路209在M計(jì)數(shù)器電路209相對(duì)于時(shí)鐘信號(hào)CLKL2[3:0]的頻率減少時(shí)鐘信號(hào)FBCLK的頻率這一意義上作為分頻器電路來(lái)工作。M計(jì)數(shù)器電路209在M計(jì)數(shù)器電路209使CLKL2[3:0]時(shí)鐘信號(hào)的頻率大于時(shí)鐘信號(hào)FBCLK的頻率這一意義上作為⑶R電路200中的PLL中的倍頻器來(lái)工作。在一些實(shí)施例中，將計(jì)數(shù)器電路208-209合并成⑶R電路200的PLL內(nèi)的單個(gè)分頻器/倍頻器電路。由PFD 201、復(fù)用器202、環(huán)路濾波器204、振蕩器電路206、L2計(jì)數(shù)器208和M計(jì)數(shù)器209形成的鎖相環(huán)(PLL)在頻率獲取模式中調(diào)整時(shí)鐘信號(hào)FBCLK的相位和頻率以使時(shí)鐘信號(hào)FBCLK的頻率等于時(shí)鐘信號(hào)RCKD的頻率并且將FBCLK的相位與RCKD的相位對(duì)齊。鎖定檢測(cè)器電路214響應(yīng)于誤差信號(hào)UPPF和DNPF指示時(shí)鐘信號(hào)RCKD和FBCLK在相位上被對(duì)齊并且具有相同頻率使LOCK信號(hào)有效。在使LOCK信號(hào)有效時(shí)，CDR電路200中的PLL在鎖定狀態(tài)中。在CDR電路200的半速率實(shí)施例中，時(shí)鐘信號(hào)OSC[3:0]的頻率當(dāng)CDR電路200中的PLL在鎖定狀態(tài)中時(shí)是數(shù)據(jù)信號(hào)DXP/DXN的數(shù)據(jù)速率的一半。LI計(jì)數(shù)器電路207響應(yīng)于振蕩器電路206的4個(gè)輸出時(shí)鐘信號(hào)OSC[3:0]生成4個(gè)周期輸出時(shí)鐘信號(hào)CLKLl [3:0]。LI計(jì)數(shù)器電路207將時(shí)鐘信號(hào)0SC[3:0]的頻率除以正整數(shù)分頻值LI以生成時(shí)鐘信號(hào)CLKLl [3:0]的頻率。4個(gè)時(shí)鐘信號(hào)CLKLl [3:0]具有0°、90°、180°和270°的相對(duì)相位。電路210包括鑒相器電路和采樣器電路。向電路210中的鑒相器電路和采樣器電路的輸入提供時(shí)鐘信號(hào)CLKLl [3:0]。向電路210中的鑒相器和采樣器電路的附加輸入提供輸入信號(hào)DXP和DXN。輸入信號(hào)DXP和DXN是差分?jǐn)?shù)據(jù)信號(hào)DXP/DXN。圖2B圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的鑒相器和采樣器電路210的例子。如圖2B中所示，電路210包括鑒相器電路221和采樣器電路222。電路210中的鑒相器電路221比較時(shí)鐘信號(hào)CLKLl [3:0]的相位與差分輸入數(shù)據(jù)信號(hào)DXP/DXN的相位以生成相位誤差信號(hào)UPPD和DNPD。相位誤差信號(hào)UPH)和DNPD表示在差分輸入數(shù)據(jù)信號(hào)DXP/DXN的相位與時(shí)鐘信號(hào)CLKLl [3:0]的相位之間的差值。向復(fù)用器202的輸入傳輸相位誤差信號(hào)UPH)和DNPD。在鎖定檢測(cè)電路214使指示PLL在鎖定狀態(tài)中的LOCK信號(hào)有效之后，⑶R電路200進(jìn)入數(shù)據(jù)模式，并且復(fù)用器202由選擇信號(hào)SL重新配置用于向環(huán)路濾波器204的輸入分別提供來(lái)自鑒相器221的相位誤差信號(hào)UPH)和DNPD作為誤差信號(hào)UP和DN。選擇信號(hào)SL控制⑶R電路200是否在頻率獲取模式中或者在數(shù)據(jù)模式中。在數(shù)據(jù)模式中，CDR電路200調(diào)整輸出時(shí)鐘信號(hào)CLKLl [3:0]的相位以與輸入數(shù)據(jù)信號(hào)DXP/DXN的相位的任何變化匹配。向去串行化器216的輸入提供CDR電路200的4個(gè)輸出時(shí)鐘信號(hào)CLKLl [3:0]。再次參照?qǐng)D2B，電路210中的采樣器電路222響應(yīng)于時(shí)鐘信號(hào)CLKL1[3:0]中的一個(gè)或者多個(gè)時(shí)鐘信號(hào)對(duì)差分輸入數(shù)據(jù)信號(hào)DXP/DXN進(jìn)行采樣以生成差分偶數(shù)采樣的數(shù)據(jù)信號(hào)DE和DEB以及差分奇數(shù)采樣的數(shù)據(jù)信號(hào)DO和DOB。DE和DO信號(hào)包括使用時(shí)鐘信號(hào)CLKLl [3:0]中的一個(gè)或者多個(gè)時(shí)鐘信號(hào)分別在數(shù)據(jù)信號(hào)DXP/DXN的偶數(shù)和奇數(shù)位周期中采樣的數(shù)據(jù)位。采樣的數(shù)據(jù)信號(hào)DE和DEB是互補(bǔ)信號(hào)，并且采樣的數(shù)據(jù)信號(hào)DO和DOB是互補(bǔ)信號(hào)。如圖2A中所示，向去串行化器電路216的4個(gè)輸入提供采樣的數(shù)據(jù)信號(hào)DE、DEB、DO和DOB。去串行化器電路216使用時(shí)鐘信號(hào)CLKLl [3:0]中的一個(gè)或者多個(gè)時(shí)鐘信號(hào)將信號(hào)DE、DEB、D0和DOB中的串行采樣的數(shù)據(jù)位轉(zhuǎn)換成并行采樣的數(shù)據(jù)位。在圖2A的例子中，去串行化器216在40個(gè)并行輸出數(shù)據(jù)信號(hào)DATA[39:0]中輸出并行采樣的數(shù)據(jù)位。如下文關(guān)于圖5更具體描述的那樣，去串行化器216也基于CDR電路的輸出時(shí)鐘信號(hào)CLKLl [3:0]中的一個(gè)或者多個(gè)時(shí)鐘信號(hào)生成接收器時(shí)鐘信號(hào)CLKRX。⑶R電路200基于差分輸入數(shù)據(jù)信號(hào)DXP/DXN的數(shù)據(jù)速率的變化在三個(gè)或者多個(gè)不同頻率之間調(diào)整輸出時(shí)鐘信號(hào)CLKL1[3:0]的頻率。時(shí)鐘信號(hào)CLKLl [3:0]的三個(gè)或者更多頻率中的每個(gè)頻率對(duì)應(yīng)于差分輸入數(shù)據(jù)信號(hào)DXP/DXN的三個(gè)或者更多數(shù)據(jù)速率之一。⑶R電路200調(diào)整時(shí)鐘信號(hào)CLKLl [3:0]的頻率以對(duì)應(yīng)于差分輸入數(shù)據(jù)信號(hào)DXP/DXN的當(dāng)前數(shù)據(jù)速率。結(jié)果，電路210中的采樣器電路222在差分輸入數(shù)據(jù)信號(hào)DXP/DXN具有三個(gè)或者更多數(shù)據(jù)速率中的每個(gè)數(shù)據(jù)速率時(shí)對(duì)差分輸入數(shù)據(jù)信號(hào)DXP/DXN中的正確值進(jìn)行采樣。計(jì)數(shù)器電路207、208、209和211分別具有可調(diào)分頻值L1、L2、M和N。CDR電路200通過(guò)改變計(jì)數(shù)器電路207、208和209中的一個(gè)或者多個(gè)計(jì)數(shù)器電路的分頻值來(lái)調(diào)整輸出時(shí)鐘信號(hào)CLKLl [3:0]的頻率。下表I分別舉例說(shuō)明計(jì)數(shù)器電路207、208、209和211的分頻值L1、L2、M和N的例子，這些計(jì)數(shù)器電路生成輸出時(shí)鐘信號(hào)CLKLl [3:0]中的與差分輸入數(shù)據(jù)信號(hào)DXP/DXN中的2.5Gbps、5.0Gbps和8.0Gbps這三個(gè)示例數(shù)據(jù)速率對(duì)應(yīng)的三個(gè)頻率。表I
權(quán)利要求
1.一種電路,包括: 第一相位檢測(cè)電路，比較第一周期信號(hào)的相位與第二周期信號(hào)的相位以生成第一控制信號(hào); 相位調(diào)整電路，使所述第二周期信號(hào)的所述相位和第三周期信號(hào)的相位基于所述第一控制信號(hào)的變動(dòng)來(lái)改變；以及 采樣器電路，響應(yīng)于所述第三周期信號(hào)，對(duì)數(shù)據(jù)信號(hào)進(jìn)行采樣以生成采樣的數(shù)據(jù)信號(hào)，其中所述電路改變所述第三周期信號(hào)的頻率以對(duì)應(yīng)于所述數(shù)據(jù)信號(hào)的數(shù)據(jù)速率在基于至少三個(gè)數(shù)據(jù)傳輸協(xié)議的至少三個(gè)不同數(shù)據(jù)速率之間的變化。
2.根據(jù)權(quán)利要求1所述的電路，還包括: 第一分頻器電路，基于第四周期信號(hào)生成所述第二周期信號(hào)； 第二分頻器電路，基于第五周期信號(hào)生成所述第三周期信號(hào)，其中所述相位調(diào)整電路使所述第四周期信號(hào)和所述第五周期信號(hào)的相位基于所述第一控制信號(hào)的變化來(lái)改變；以及 控制電路，基于所述數(shù)據(jù)信號(hào)的所述數(shù)據(jù)速率在所述三個(gè)不同數(shù)據(jù)速率之間的變化，來(lái)改變所述第一分頻器電路和所述第二分頻器電路的分頻值。
3.根據(jù)權(quán)利要求1所述的電路，還包括: 第二相位檢測(cè)電路，比較所述數(shù)據(jù)信號(hào)和所述第三周期信號(hào)的相位以生成第二控制信號(hào)， 其中所述相位調(diào)整電路在頻率獲取模式期間，使所述第二周期信號(hào)和所述第三周期信號(hào)的相位基于所述第一控制信號(hào)的變化來(lái)改變，并且所述相位調(diào)整電路在數(shù)據(jù)模式期間，使所述第二周期信號(hào)和所述第三周期信號(hào)的相位基于所述第二控制信號(hào)的變化來(lái)改變。
4.根據(jù)權(quán)利要求2所述的電路，還包括: 第三分頻器電路，基于第六周期信號(hào)生成所述第四周期信號(hào)，其中所述相位調(diào)整電路輸出所述第五周期信號(hào)和所述第六周期信號(hào)。
5.根據(jù)權(quán)利要求1所述的電路，其中所述電路是時(shí)鐘和數(shù)據(jù)恢復(fù)電路。
6.根據(jù)權(quán)利要求1所述的電路，還包括: 鎖定檢測(cè)器電路，接收所述第一控制信號(hào)，并且生成指示所述第一周期信號(hào)和所述第二周期信號(hào)的相位是否對(duì)齊的鎖定信號(hào)； 控制電路，使所述第三周期信號(hào)的所述頻率基于所述數(shù)據(jù)信號(hào)的所述數(shù)據(jù)速率的變化來(lái)改變，其中所述控制電路在所述數(shù)據(jù)信號(hào)的所述數(shù)據(jù)速率在所述數(shù)據(jù)傳輸協(xié)議中的兩個(gè)數(shù)據(jù)傳輸協(xié)議之間的轉(zhuǎn)變期間改變之后，基于所述鎖定信號(hào)生成第二控制信號(hào)；以及 門電路，根據(jù)所述第三周期信號(hào)生成第四周期信號(hào)，其中所述門電路基于所述第二控制信號(hào)阻止所述第四周期信號(hào)。
7.根據(jù)權(quán)利要求3所述的電路，還包括: 復(fù)用器電路，接收所述第一控制信號(hào)和所述第二控制信號(hào)，并且輸出所述第一控制信號(hào)和所述第二控制信號(hào)之一作為選擇的控制信號(hào)；以及 環(huán)路濾波器電路，響應(yīng)于所述選擇的控制信號(hào)生成濾波的控制信號(hào)，其中所述相位調(diào)整電路使所述第二周期信號(hào)和所述第三周期信號(hào)的相位基于所述濾波的控制信號(hào)的變化來(lái)改變。
8.根據(jù)權(quán)利要求1所述的電路，還包括: 門電路，根據(jù)所述第三周期信號(hào)生成第四周期信號(hào)，其中所述門電路基于在所述數(shù)據(jù)信號(hào)的所述數(shù)據(jù)速率在與所述數(shù)據(jù)傳輸協(xié)議中的兩個(gè)數(shù)據(jù)傳輸協(xié)議對(duì)應(yīng)的兩個(gè)不同數(shù)據(jù)速率之間的變化期間有效的第二控制信號(hào)，來(lái)阻止所述第四周期信號(hào)。
9.根據(jù)權(quán)利要求1所述的電路，其中所述電路在可編程邏輯集成電路中。
10.根據(jù)權(quán)利要求1所述的電路，其中所述相位調(diào)整電路包括振蕩器電路。
11.根據(jù)權(quán)利要求1所述的電路，還包括: 第一存儲(chǔ)電路，響應(yīng)于第四周期信號(hào)存儲(chǔ)第一存儲(chǔ)的信號(hào)； 第二存儲(chǔ)電路，響應(yīng)于所述第四周期信號(hào)基于所述第一存儲(chǔ)的信號(hào)存儲(chǔ)第二存儲(chǔ)的信號(hào); 第三存儲(chǔ)電路，響應(yīng)于所述第四周期信號(hào)存儲(chǔ)第三存儲(chǔ)的信號(hào)； 第四存儲(chǔ)電路，響應(yīng)于所述第四周期信號(hào)基于所述第三存儲(chǔ)的信號(hào)存儲(chǔ)第四存儲(chǔ)的信號(hào)；以及 邏輯門電路系統(tǒng)，響應(yīng)于所述第一存儲(chǔ)的信號(hào)和所述第二存儲(chǔ)的信號(hào)具有相同邏輯狀態(tài)持續(xù)所述第四周期信號(hào)的多于一個(gè)周期，以及響應(yīng)于所述第三存儲(chǔ)的信號(hào)和所述第四存儲(chǔ)的信號(hào)具有相同邏輯狀態(tài)持續(xù)所述第四周期信號(hào)的多于一個(gè)周期，使第二控制信號(hào)有效，其中所述電路響應(yīng)于所述第二控制信號(hào)有效僅改變所述第三周期信號(hào)的所述頻率，以對(duì)應(yīng)于所述數(shù)據(jù)信號(hào) 的所述數(shù)據(jù)速率在所述三個(gè)不同數(shù)據(jù)速率之間的變化。
12.—種電路,包括: 第一相位檢測(cè)電路，比較第一周期信號(hào)的相位與第二周期信號(hào)的相位以生成第一控制信號(hào); 相位調(diào)整電路，使所述第二周期信號(hào)的所述相位和第三周期信號(hào)的相位基于所述第一控制信號(hào)的變化來(lái)改變； 采樣器電路，響應(yīng)于所述第三周期信號(hào)對(duì)數(shù)據(jù)信號(hào)進(jìn)行采樣以生成采樣的數(shù)據(jù)信號(hào)，其中所述電路改變所述第三周期信號(hào)的頻率以對(duì)應(yīng)于所述數(shù)據(jù)信號(hào)的數(shù)據(jù)速率的變化；以及 門電路，根據(jù)所述第三周期信號(hào)生成第四周期信號(hào)，其中所述門電路響應(yīng)于所述數(shù)據(jù)信號(hào)的所述數(shù)據(jù)速率的變化，基于有效的第二控制信號(hào)來(lái)阻止所述第四周期信號(hào)。
13.根據(jù)權(quán)利要求12所述的電路，還包括: 第一分頻器電路，基于第四周期信號(hào)生成所述第二周期信號(hào)； 第二分頻器電路，基于第五周期信號(hào)生成所述第三周期信號(hào)，其中所述相位調(diào)整電路使所述第四周期信號(hào)和所述第五周期信號(hào)的相位基于所述第一控制信號(hào)的變化來(lái)改變；以及 控制電路，基于所述數(shù)據(jù)信號(hào)的所述數(shù)據(jù)速率在與至少三個(gè)數(shù)據(jù)傳輸協(xié)議對(duì)應(yīng)的至少三個(gè)不同數(shù)據(jù)速率之間的變化，來(lái)改變所述第一分頻器電路和所述第二分頻器電路的分頻值。
14.根據(jù)權(quán)利要求13所述的電路，還包括: 第三分頻器電路，基于第六周期信號(hào)生成所述第四周期信號(hào)，其中所述相位調(diào)整電路輸出所述第五周期信號(hào)和所述第六周期信號(hào)。
15.根據(jù)權(quán)利要求12所述的電路，其中所述電路是時(shí)鐘和數(shù)據(jù)恢復(fù)電路。
16.根據(jù)權(quán)利要求12所述的電路，還包括: 鎖定檢測(cè)器電路，接收所述第一控制信號(hào)，并且生成指示所述第一周期信號(hào)和所述第二周期信號(hào)的相位是否對(duì)齊的鎖定信號(hào)；以及 控制電路，基于所述鎖定信號(hào)和用于指示所述數(shù)據(jù)信號(hào)的所述數(shù)據(jù)速率在兩個(gè)數(shù)據(jù)傳輸協(xié)議之間的轉(zhuǎn)變期間的變化的第三控制信號(hào)，使所述第二控制信號(hào)有效。
17.根據(jù)權(quán)利要求12所述的電路，其中所述電路是集成電路中的接收器電路的部分。
18.—種電路,包括: 第一相位檢測(cè)電路，比較第一周期信號(hào)的相位與第二周期信號(hào)的相位以生成第一控制信號(hào); 相位調(diào)整電路，使所述第二周期信號(hào)的所述相位和第三周期信號(hào)的相位基于所述第一控制信號(hào)的變化來(lái)改變；以及 采樣器電路，響應(yīng)于所述第三周期信號(hào)對(duì)數(shù)據(jù)信號(hào)進(jìn)行采樣以生成采樣的數(shù)據(jù)信號(hào)；以及 邏輯電路，響應(yīng)于第三控制信號(hào)具有恒定狀態(tài)持續(xù)第四周期信號(hào)的多于一個(gè)周期以及響應(yīng)于第四控制信號(hào)具有恒定狀態(tài)持續(xù)所述第四周期信號(hào)的多于一個(gè)周期，使第二控制信號(hào)有效，其中所述電路響應(yīng)于所述第二控制信號(hào)有效來(lái)改變所述第三周期信號(hào)的頻率以對(duì)應(yīng)于所述數(shù)據(jù)信號(hào)的數(shù)據(jù)速率的變化。
19.根據(jù)權(quán)利要求18所述的電路，還包括: 第一存儲(chǔ)電路，響應(yīng)于所述第四周期信號(hào)存儲(chǔ)第一存儲(chǔ)的信號(hào)； 第二存儲(chǔ)電路，響應(yīng)于所述第四周期信號(hào)基于所述第一存儲(chǔ)的信號(hào)存儲(chǔ)第二存儲(chǔ)的信號(hào); 第三存儲(chǔ)電路，響應(yīng)于所述第四周期信號(hào)存儲(chǔ)第三存儲(chǔ)的信號(hào)；以及 第四存儲(chǔ)電路，響應(yīng)于所述第四周期信號(hào)基于所述第三存儲(chǔ)的信號(hào)存儲(chǔ)第四存儲(chǔ)的信號(hào)， 其中所述邏輯電路響應(yīng)于所述第一存儲(chǔ)的信號(hào)和所述第二存儲(chǔ)的信號(hào)具有相同邏輯狀態(tài)持續(xù)所述第四周期信號(hào)的多于一個(gè)周期，以及響應(yīng)于所述第三存儲(chǔ)的信號(hào)和所述第四存儲(chǔ)的信號(hào)具有相同邏輯狀態(tài)持續(xù)所述第四周期信號(hào)的多于一個(gè)周期，使所述第二控制信號(hào)有效。
20.根據(jù)權(quán)利要求18所述的電路，其中所述邏輯電路包括第一XNOR門、第二 XNOR門以及耦合到所述第一 XNOR門和所述第二 XNOR門的AND門。
21.根據(jù)權(quán)利要求19所述的電路，還包括: 第五存儲(chǔ)電路，響應(yīng)于所述第四周期信號(hào)基于所述第三控制信號(hào)存儲(chǔ)第五存儲(chǔ)的信號(hào)，其中向所述第一存儲(chǔ)電路的輸入提供所述第五存儲(chǔ)的信號(hào)；以及 第六存儲(chǔ)電路，響應(yīng)于所述第四周期信號(hào)基于所述第四控制信號(hào)存儲(chǔ)第六存儲(chǔ)的信號(hào)，其中向所述第三存儲(chǔ)電路的輸入提供所述第六存儲(chǔ)的信號(hào)。
22.根據(jù)權(quán)利要求19所述的電路，其中所述電路響應(yīng)于所述第二控制信號(hào)有效，基于所述第二存儲(chǔ)的信號(hào)和所述第四存儲(chǔ)的信號(hào)改變所述第三周期信號(hào)的所述頻率，以對(duì)應(yīng)于所述數(shù)據(jù)信號(hào)的所述數(shù)據(jù)速率的變化。
23.根據(jù)權(quán)利要求18所述的電路，還包括: 第一分頻器電路，基于第五周期信號(hào)生成所述第二周期信號(hào)； 第二分頻器電路，基于第六周期信號(hào)生成所述第三周期信號(hào)，其中所述相位調(diào)整電路使所述第五周期信號(hào)和所述第六周期信號(hào)的相位基于所述第一控制信號(hào)的變化來(lái)改變；以及 控制電路，基于所述數(shù)據(jù)信號(hào)的所述數(shù)據(jù)速率在與至少三個(gè)數(shù)據(jù)傳輸協(xié)議對(duì)應(yīng)的至少三個(gè)不同數(shù)據(jù)速率之間的變化，來(lái)改變所述第一分頻器電路和所述第二分頻器電路的分頻值。
24.根據(jù)權(quán)利要求23所述的電路，還包括: 第三分頻器電路，基于第七周期信號(hào)生成所述第五周期信號(hào)。
25.—種方法,包括: 比較第一周期信號(hào)的相位與第二周期信號(hào)的相位以生成第一控制信號(hào)； 基于所述第一控制信號(hào)的變化來(lái)調(diào)整所述第二周期信號(hào)的所述相位和第三周期信號(hào)的相位； 響應(yīng)于所述第三周期信號(hào)對(duì)數(shù)據(jù)信號(hào)進(jìn)行采樣以生成采樣的數(shù)據(jù)信號(hào)；并且改變所述第三周期信號(hào)的頻率以對(duì)應(yīng)于所述數(shù)據(jù)信號(hào)的數(shù)據(jù)速率在至少三個(gè)不同數(shù)據(jù)速率之間的變化，其中所述數(shù)據(jù)信號(hào)的所述三個(gè)不同數(shù)據(jù)速率中的每個(gè)數(shù)據(jù)速率基于不同數(shù)據(jù)傳輸協(xié)議。
26.根據(jù)權(quán)利要求25所述的方法，還包括: 將第四周期信號(hào)的頻率除以第一分頻值以生成所述第二周期信號(hào)的頻率； 將第五周期信號(hào)的頻率除以第二分頻值以生成所述第三周期信號(hào)的頻率；并且響應(yīng)于所述數(shù)據(jù)信號(hào)在所述三個(gè)不同數(shù)據(jù)速率之間改變來(lái)改變所述第一分頻值和所述第二分頻值。
27.根據(jù)權(quán)利要求25所述的方法，還包括: 比較所述數(shù)據(jù)信號(hào)的相位與所述第三周期信號(hào)的相位以生成第二控制信號(hào)， 其中基于所述第一控制信號(hào)的變化來(lái)調(diào)整所述第二周期信號(hào)的所述相位和第三周期信號(hào)的相位還包括: 在頻率獲取模式期間基于所述第一控制信號(hào)的變化來(lái)調(diào)整所述第二周期信號(hào)和所述第三周期信號(hào)的所述相位，并且在數(shù)據(jù)模式期間基于所述第二控制信號(hào)的變化來(lái)調(diào)整所述第二周期信號(hào)和所述第三周期信號(hào)的所述相位。
28.根據(jù)權(quán)利要求26所述的方法，還包括: 將第六周期信號(hào)的頻率除以第三分頻值以生成所述第四周期信號(hào)的頻率。
29.根據(jù)權(quán)利要求25所述的方法，還包括: 基于所述第一控制信號(hào)生成指示所述第一周期信號(hào)和所述第二周期信號(hào)的相位是否對(duì)齊的鎖定信號(hào)； 在所述數(shù)據(jù)信號(hào)的所述數(shù)據(jù)速率在所述三個(gè)不同數(shù)據(jù)速率中的兩個(gè)數(shù)據(jù)速率之間的轉(zhuǎn)變期間改變之后， 基于所述鎖定信號(hào)生成第二控制信號(hào)； 基于所述第二控制信號(hào)根據(jù)所述第三周期信號(hào)生成第四周期信號(hào)；以及 基于所述第二控制信號(hào)防止使用所述第三周期信號(hào)來(lái)生成所述第四周期信號(hào)。
30.根據(jù)權(quán)利要求25所述的方法，還包括: 響應(yīng)于第三控制信號(hào)具有恒定狀態(tài)持續(xù)第四周期信號(hào)的多于一個(gè)周期，以及響應(yīng)于第四控制信號(hào)具有恒定狀態(tài)持續(xù)所述第四周期信號(hào)的多于一個(gè)周期，來(lái)使第二控制信號(hào)有效， 其中改變所述第三周期信號(hào)的頻率以對(duì)應(yīng)于所述數(shù)據(jù)信號(hào)的數(shù)據(jù)速率在至少三個(gè)不同數(shù)據(jù)速率之間的變化還包括: 僅在使所述第二控制信號(hào)有效時(shí)改變所述第三周期信號(hào)的所述頻率，以對(duì)應(yīng)于所述數(shù)據(jù)信號(hào)的所述數(shù)據(jù) 速率在所述三個(gè)不同數(shù)據(jù)速率之間的變化。
全文摘要
一種電路包括相位檢測(cè)電路、相位調(diào)整電路和采樣器電路。相位檢測(cè)電路比較第一周期信號(hào)的相位與第二周期信號(hào)的相位以生成控制信號(hào)。相位調(diào)整電路使第二周期信號(hào)的相位和第三周期信號(hào)的相位基于控制信號(hào)的變動(dòng)來(lái)改變。采樣器電路響應(yīng)于第三周期信號(hào)對(duì)數(shù)據(jù)信號(hào)進(jìn)行采樣以生成采樣的數(shù)據(jù)信號(hào)。該電路改變第三周期信號(hào)的頻率以對(duì)應(yīng)于數(shù)據(jù)信號(hào)的數(shù)據(jù)速率在基于至少三個(gè)數(shù)據(jù)傳輸協(xié)議的至少三個(gè)不同數(shù)據(jù)速率之間的變化。
文檔編號(hào)H04L7/033GK103168424SQ201180050046
公開(kāi)日2013年6月19日 申請(qǐng)日期2011年9月2日 優(yōu)先權(quán)日2010年9月13日
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