專利名稱：一種基于ram共享技術的可重構s盒電路結構的制作方法
技術領域：
本實用新型涉及信息安全技術和集成電路技術領域，具體地，涉及ー種基于RAM共享技術的可重構S盒電路結構，用于實現(xiàn)分組密碼算法中的S盒替換操作。
背景技術：
隨著現(xiàn)代社會的日益信息化、數字化與網絡化，人們對信息安全技術的需求越來越廣泛和深入。信息安全技術的應用領域，已從傳統(tǒng)的軍事、政治部門，逐 步擴展到社會經濟生活的各個角落；信息安全產品成為整個社會良性運轉的重要保障，保護信息的安全也已經成為科學技術領域的重要課題。信息安全體系中，密碼算法是信息安全的基礎和核心技術，在密碼算法中分組密碼占有重要的地位，并廣泛的被應用于各個領域。通過對大量的分組密碼算法進行分析和研究，發(fā)現(xiàn)分組密碼算法具有一個顯著的特征很多不同的分組密碼算法具有相同或相近的基本操作，對DES、AES、RC6等27種典型的分組密碼算法的基本操作及其使用頻度做了統(tǒng)計，發(fā)現(xiàn)S盒變換的使用頻度達到50%。S盒是許多分組密碼算法的核心組成部分，提供分組密碼算法所必需的混淆作用。在不同的分組密碼算法中，S盒的內部結構和構建方式也有所不同。S盒是許多分組密碼算法中的唯ー非線性模塊，因此它的密碼強度對整個分組密碼算法的安全強度產生直接影響?，F(xiàn)有技術中的密碼處理器中，S盒的實現(xiàn)方式主要有2種⑴基于邏輯電路的實現(xiàn)方式，即用硬件邏輯電路來實現(xiàn)S盒操作所包含的布爾函數，其占用資源較少，但運算速度較慢，而對于多種不同類型的S盒操作來說，不具可配置性，不能并行處理數據；(2)基于查找表(Look Up Table,LUT)的實現(xiàn)方式，將S盒替換表存儲在存儲器(如RAM或ROM)中，S盒的輸入作為存儲器的地址輸入，對應的地址空間中存放的數據就是S盒的輸出值，這種方法占用較多存儲單元，電路實現(xiàn)面積大，但運算速度快，并且具有可配置性，能實現(xiàn)多種分組密碼運算的S盒操作，并且當處理器不工作吋，存儲器不帶有任何算法信息，使得處理器具有更好的安全性。另ー方面，目前許多的密碼處理器中采用流水線技術，可以大幅提升處理器的運行速度。但由于通用S盒模塊不具備并行處理數據的能力，所以在η級流水線結構的密碼處理器中，每I級的運算模塊中都需要包含ー個通用S盒和其他相應運算単元，此時處理器速度増加η倍，同時面積也増加η倍，處理器的效率并沒有得到改善。綜上所述，現(xiàn)有技術中，基于邏輯電路實現(xiàn)的S盒存在運算速度慢，不具有可配置性的缺陷；基于查找表實現(xiàn)的S盒存在占用存儲單元多，電路實現(xiàn)面積大，不具備并行處理數據能力的缺陷。
發(fā)明內容本實用新型的目的在于，針對上述問題，提出一種基于RAM共享技術的可重構S盒電路結構，以實現(xiàn)運算速度快，配置靈活，可并行處理數據，占用存儲單元少，電路實現(xiàn)面積小的優(yōu)點。[0008]為實現(xiàn)上述目的，本實用新型采用的技術方案如下一種基于RAM共享技術的可重構S盒電路結構，包括配置単元和替換單元，所述替換單元包括η個替換基元和ー塊RAM，各個替換基元并行工作共享ー個RAM ；所述配置単元由控制信號寄存器和兩個數據選擇器構成；控制信號寄存器存儲輸入外部的控制信號；控制信號寄存器由配置信號寄存器和RAM初始化數據寄存器組成，配置信號寄存器通過第一數據選擇器輸出配置預算模式信號，RAM初始化數據寄存器通過第ニ數據選擇器輸出初始化RAM信號，所述第一和第二數據選擇器的控制信號輸入端連接外部模式選擇信號；所述RAM同時被η個替換基元驅動；各個替換基元數據輸入外部數據信號，同時接收來自第一數據選擇器的配置預算模式信號；所述RAM連接第二數據選擇器輸出端。所述數據選擇器是多路模擬開關MUX。作為優(yōu)選方案替換單元由16個替換基元和ー塊RAM構成；所述RAM由8個大小為64X4位的單元RAM單元組成；RAM同時被16個替換基元驅動，實現(xiàn)16個替換基元的并行工作。本實用新型的原理說明如下S 盒本質上可以被看做映射*Sr(X) = (/(X)，···，fm(X)> F2n — F2m，n
為S盒輸入X的位數，m為S盒輸出的S (X)位數，(X)，f2 (X)，. . .，fm (X)為輸出S (X)的第1，2，…m位。f1; f2，...，fm為輸入X對應的輸出S(X)各個位的映射函數，通常簡稱S是ー個nXm的S盒。S盒通常采用查找表的方式實現(xiàn)，表的存儲量為111X211。本實用新型的S盒在4X4替換、6X4替換、8X8替換三種運算狀態(tài)中，最多需要8X28位的RAM，所以本實用新型中采用由8個64X4位的RAMO，RAMl,……，RAM7組成的總大小為8X28位的 RAM。本實用新型的有益效果是本實用新型具有運算速度快，配置靈活，可并行處理數據，占用存儲單元少，電路實現(xiàn)面積小的優(yōu)點

圖I為本實用新型的基于RAM共享技術的可重構S盒電路結構示意圖、圖2為本實用新型的基于RAM共享技術的可重構S盒電路結構的配置單元的電路結構示意圖、圖3為本實用新型的基于RAM共享技術的可重構S盒電路結構的替換單元的結構示意圖、圖4為本實用新型的基于RAM共享技術的可重構S盒電路結構的替換單元的替換基兀的電路結構不意圖、圖5(a)為本實用新型的基于RAM共享技術的可重構S盒電路結構在流水線結構的DES密碼處理器中的使用說明圖、圖5(b)為流水線結構的DES密碼處理器中輪運算的結構圖。表I為本實用新型的基于RAM共享技術的可重構S盒電路結構的替換單元的替換基元的信號定義
權利要求1.一種基于RAM共享技術的可重構S盒電路結構，包括配置單元和替換單元，其特征是所述替換単元包括η個替換基元和ー塊RAM，各個替換基元并行工作共享ー個RAM ； 所述配置単元由控制信號寄存器和兩個數據選擇器構成；控制信號寄存器存儲輸入外部的控制信號；控制信號寄存器由配置信號寄存器和RAM初始化數據寄存器組成，配置信號寄存器通過第一數據選擇器輸出配置預算模式信號，RAM初始化數據寄存器通過第二數據選擇器輸出初始化RAM信號,所述第一和第二數據選擇器的控制信號輸入端連接外部模式選擇信號； 所述RAM同時被η個替換基元驅動；各個替換基元數據輸入外部數據信號，同時接收來自第一數據選擇器的配置預算模式信號；所述RAM連接第二數據選擇器輸出端。
2.根據權利要求I所述的S盒電路結構，其特征是所述數據選擇器是多路模擬開關MUX。
3.根據權利要求I所述的S盒電路結構，其特征是所述替換単元由16個替換基元和一塊RAM構成；所述RAM由8個大小為64X4位的單元RAM單元組成；RAM同時被16個替換基元驅動，實現(xiàn)16個替換基元的并行工作。
專利摘要一種基于RAM共享技術的可重構S盒電路結構，包括配置單元和替換單元，所述替換單元包括n個替換基元和一塊RAM，各個替換基元并行工作共享一個RAM；所述配置單元通過第一數據選擇器輸出配置預算模式信號，通過第二數據選擇器輸出初始化RAM信號，所述第一和第二數據選擇器的控制信號輸入端連接外部模式選擇信號；所述RAM同時被n個替換基元驅動；各個替換基元數據輸入外部數據信號，同時接收來自第一數據選擇器的配置預算模式信號；所述RAM連接第二數據選擇器輸出端。本實用新型具有運算速度快，配置靈活，可并行處理數據，占用存儲單元少，電路實現(xiàn)面積小的優(yōu)點。
文檔編號H04L9/06GK202475451SQ20112041253
公開日2012年10月3日 申請日期2011年10月26日 優(yōu)先權日2011年10月26日
發(fā)明者余云帆, 單偉偉, 時龍興, 朱佳梁, 田朝軒, 陸寅超 申請人:東南大學