專利名稱：一種視頻拼接器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種視頻拼接器。
背景技術(shù)：
目前對于多路視頻拼接技術(shù)主要采取如下方案，分離一路成像器件同步信號，對其它路成像器件進(jìn)行外同步，并使用專用的解碼芯片，以達(dá)到多路視頻信號的完全同步，視頻數(shù)據(jù)的隨意切換、拼接。此種技術(shù)方案可以實現(xiàn)視頻的拼接，但控制電路龐大、時序復(fù)雜且設(shè)計十分復(fù)雜。 因此，希望由一種新型的裝置來實現(xiàn)視頻拼接，且該裝置的結(jié)構(gòu)與時序相對簡單。
實用新型內(nèi)容本實用新型的目的是提供一種結(jié)構(gòu)與時序相對簡單的視頻拼接裝置來實現(xiàn)。[0005] 本實用新型的目的是通過提供一種基于FPGA的新型視頻拼接裝置而實現(xiàn)的。所述視頻拼接裝置包括多組幀緩存FIFO,每組幀緩存FIFO適于與一個提供數(shù)字化圖像信息及其行場同步控制信號的相應(yīng)視頻信號源相連接以接收所述數(shù)字化圖像信息，且每組幀緩存FIFO包括兩個幀緩存FIFO,每個所述幀緩存FIFO包括用于輸出經(jīng)其緩存的數(shù)字化圖像信息的圖像信息輸出端口和用于接收控制信號的控制端。所述視頻拼接裝置還包括FPGA數(shù)據(jù)處理模塊，所述FPGA數(shù)據(jù)處理模塊適于與各所述視頻信號源相連接而接收所述行場同步控制信號，所述FPGA數(shù)據(jù)處理模塊進(jìn)一步與所述各幀緩存FIFO的控制端相連接并適于接收經(jīng)各幀緩存FIFO緩存的數(shù)字化圖像信息，其中所述FPGA數(shù)據(jù)處理模塊設(shè)置成基于所述行場同步控制信號而控制所述各幀緩存FIFO從相連的相應(yīng)視頻信號源接收數(shù)字化圖像信息和/或輸出其緩存的數(shù)字化圖像信息在奇場，各視頻數(shù)據(jù)流中的數(shù)字化圖像信息寫入其相應(yīng)組的幀緩存FIFO的第一幀緩存FIFO中，在偶場，各視頻數(shù)據(jù)流中的數(shù)字化圖像信息寫入其相應(yīng)組的幀緩存FIFO的第二幀緩存FIFO中。在奇場，所述多組幀緩存FIFO的各所述第二幀緩存FIFO依次輸出經(jīng)其緩存的數(shù)字化圖像信息，在偶場，所述多組幀緩存FIFO的各所述第一幀緩存FIFO依次輸出經(jīng)其緩存的數(shù)字化圖像信息。[0006] 由于上述視頻拼接裝置僅涉及較少的元器件，并采用FPGA進(jìn)行數(shù)據(jù)處理和控制，從而以一種簡單的電路結(jié)構(gòu)與簡單的時序?qū)崿F(xiàn)了兩路或多路視頻的拼接。[0007] 優(yōu)選地，所述每個幀緩存FIFO的控制端可以包括片選控制端(OE)、讀復(fù)位控制端(RRST)、讀使能控制端(RE)、寫復(fù)位控制端(WRST)和寫使能控制端(WE)。從而通過所述控制端，可以簡單地控制每個幀緩存FIFO。當(dāng)然，用于本實用新型的幀緩存FIFO也可以具有更多的控制端。例如，還可以具有片選控制端，用于對幀緩存FIFO進(jìn)行片選。用于本實用新型的幀緩存FIFO也可以具有較多的控制端。例如，還可以具有片選控制端，用于對幀緩存FIFO進(jìn)行片選。如本領(lǐng)域的普通技術(shù)人員可以理解的，用于本實用新型的幀緩存FIFO也可以具有較少的控制端。例如，只使用一個復(fù)位端來進(jìn)行復(fù)位。 優(yōu)選地，所述幀緩存FIFO可以為FIFO AL422B。從而可以更好地滿足高速、大容量和低成本的系統(tǒng)要求。 優(yōu)選地，所述視頻拼接裝置可以進(jìn)一步包括多個CMOS視頻傳感器用作所述視頻信號源，每個所述CMOS視頻傳感器對應(yīng)一組幀緩存FIFO。從而所述視頻拼接裝置可以用作經(jīng)拼接圖像的信號源。優(yōu)選地，所述視頻拼接裝置可以進(jìn)一步包括S3C2440處理器，所述S3C2440處理器
向各所述CMOS視頻傳感器提供所述外部時鐘，以及接收FPGA數(shù)據(jù)處理模塊輸出的圖像數(shù)
據(jù)信號和行場同步信號。從而，可以方便的連接至顯卡，實現(xiàn)數(shù)據(jù)格式的轉(zhuǎn)化。優(yōu)選地，所述CMOS視頻傳感器的數(shù)量可以為兩個。從而，所述視頻拼接裝置用于
將兩路視頻拼接在一起。例如將兩路視頻上下拼接在一起。需要指出的是，視頻拼接裝置可
以具有多組幀緩存FIFO，但僅僅使用其中中的兩組。每個CMOS視頻傳感器與幀緩存FIFO
組的對應(yīng)關(guān)系是可以人工或自動調(diào)整的。 優(yōu)選地，所述多組幀緩存FIF0的數(shù)量可以為兩組。從而所述視頻拼接裝置用作兩路視頻拼接器，從而具有最簡單的結(jié)構(gòu)。此外，在以隔行寫入的方式對幀緩存FIFO進(jìn)行寫入時，合成后的圖像與輸入的圖像(每一路視頻中的圖像幀)具有相同的大小(象素數(shù)相同)，并且圖像的輸入速度與輸出速度保持相同。從而，非常有利于在第一路視頻、第二路視頻以及合成后的視頻之間進(jìn)行切換，而不需要進(jìn)行復(fù)雜的控制和處理。[0013] 本實用新型還提供一種視頻拼接方法。所述視頻拼接方法包括以下步驟提供同步的多路視頻數(shù)據(jù)流，各路所述視頻數(shù)據(jù)流包括數(shù)字化圖像信息及其行場同步控制信號；提供多組幀緩存FIF0，每組幀緩存對應(yīng)一路視頻數(shù)據(jù)流，且每組所述幀緩存FIFO包括一個第一幀緩存FIFO和一個第二幀緩存FIFO ;將各路所述視頻數(shù)據(jù)流中的數(shù)字化圖像信息輸送至其相應(yīng)的一組幀緩存FIFO中，其中在奇場，將各視頻數(shù)據(jù)流中的數(shù)字化圖像信息寫入其相應(yīng)組的幀緩存FIFO的第一幀緩存FIFO中，在偶場，將各視頻數(shù)據(jù)流中的數(shù)字化圖像信息寫入其相應(yīng)組的幀緩存FIFO的第二幀緩存FIFO中；以及使得所述多組幀緩存FIFO輸出經(jīng)其緩存的數(shù)字化圖像信息，其中，在奇場，所述多組幀緩存FIFO的各所述第二幀緩存FIFO依次輸出經(jīng)其緩存的數(shù)字化圖像信息，在偶場，所述多組幀緩存FIFO的各所述第一幀緩存FIFO依次輸出經(jīng)其緩存的數(shù)字化圖像信息。從而，以一種簡單的方式將多路視頻簡單地拼接在一起。 優(yōu)選地，所述視頻拼接方法采用隔行寫入的方式將各路視頻數(shù)據(jù)流中的數(shù)字化圖像信息寫入其相應(yīng)組的幀緩存FIFO的第一幀緩存FIFO和第二幀緩存FIFO。從而，以簡單的方式實現(xiàn)圖像的壓縮。 優(yōu)選地，所述多路視頻數(shù)據(jù)流的數(shù)量為兩組，且所述多組幀緩存FIFO的數(shù)量也是兩組。合成后的圖像與輸入的圖像(每一路視頻中的圖像幀)具有相同的大小(象素數(shù)相同)，并且圖像的輸入速度與輸出速度保持相同。從而，非常有利于在第一路視頻、第二路視頻以及合成后的視頻之間進(jìn)行切換(例如，通過上位機選擇顯示模式，即選擇輸入至顯示器的視頻是第一路視頻、第二路視頻還是拼接之后的視頻)，而不需要進(jìn)行復(fù)雜的控制和處理。 根據(jù)本實用新型的一實施例的視頻拼接器采用4片大容量幀F(xiàn)IF0存儲器，接收視頻數(shù)據(jù)流。FIF0分別緩存4幀數(shù)據(jù)(圖像數(shù)據(jù))，在FPGA產(chǎn)生的讀寫控制信號控制下，兩路視頻交替輸出，構(gòu)成一幅完整的拼接視頻。。與現(xiàn)有技術(shù)相比具有幀速率高、圖像穩(wěn)定、無縫拼接的優(yōu)點，增加FIFO數(shù)量可以很方便的實現(xiàn)任意多路、任意部分的視頻拼接。 本實用新型可以提供一種2路CMOS視頻信號上下拼接顯示的方法。拼接顯示的
圖像幀速率與原有CMOS視頻信號的幀速率相同，而且利用FPGA完全模擬了 S3C2440的CI
接口 (CAMERA INTERFACE)，實現(xiàn)了 2路CMOS視頻信號與S3C2440的無縫連接。 根據(jù)本實用新型的一個方面，所述視頻拼接器可以包括CMOS視頻傳感器、幀緩存
FIFO、FPGA芯片和S3C2440處理器組成。CMOS視頻傳感器在外部時鐘驅(qū)動下完成光電轉(zhuǎn)換，
產(chǎn)生數(shù)字化圖像信息與行場同步控制信號。幀緩存FIFO能夠容納一幀完整圖像，用于緩存
數(shù)據(jù)，實現(xiàn)視頻同步。FPGA接收各路CMOS圖像數(shù)據(jù)與控制信號，根據(jù)圖像拼接和拼接要求，
產(chǎn)生各FIFO片選、讀寫控制信號，完成拼接后的圖像數(shù)據(jù)和行場同步信號的輸出。S3C2440
提供CAMERA接口 ，產(chǎn)生CMOS驅(qū)動時鐘，分別采集圖像數(shù)據(jù)信號和行場同步信號，能夠非常
方便完成圖像數(shù)據(jù)的采集。 根據(jù)本實用新型的一個方面，所述視頻拼接器可以包括CMOS傳感器、視頻幀緩存FIFO、FPGA控制器、ARM CAMERA接口 ，通過上位機ARM設(shè)定圖像顯示模式，由FPGA控制各幀緩存FIFO動態(tài)連續(xù)的切換，完成圖像數(shù)據(jù)的連續(xù)輸出、存儲，視頻同步控制信號的輸出，從而達(dá)到視頻的拼接合成的目的。

圖1為根據(jù)本實用新型一實施例的的示意性原理圖；[0021] 圖2為根據(jù)本實用新型的兩路視頻拼接器的時序邏輯具體實施方式根據(jù)本實用新型的一個實施例，視頻拼接裝置包括多組幀緩存FIFO(在圖1中示出為AL422B，但也可以采用其它FIFO器件)，每組幀緩存FIFO適于與一個提供數(shù)字化圖像信息及其行場同步控制信號的相應(yīng)視頻信號源相連接以接收所述數(shù)字化圖像信息，且每組幀緩存FIFO包括兩個幀緩存FIFO,每個所述幀緩存FIFO包括用于輸出經(jīng)其緩存的數(shù)字化圖像信息的圖像信息輸出端口和用于接收控制信號的控制端。所述視頻拼接裝置還包括FPGA數(shù)據(jù)處理模塊(即圖1中的FPGA)，所述FPGA數(shù)據(jù)處理模塊適于與各所述視頻信號源相連接而接收所述行場同步控制信號，所述FPGA數(shù)據(jù)處理模塊進(jìn)一步與所述各幀緩存FIFO的控制端相連接并適于接收經(jīng)各幀緩存FIFO緩存的數(shù)字化圖像信息，其中所述FPGA數(shù)據(jù)處理模塊設(shè)置成基于所述行場同步控制信號而控制所述各幀緩存FIFO從相連的相應(yīng)視頻信號源接收數(shù)字化圖像信息和/或輸出其緩存的數(shù)字化圖像信息在奇場，各視頻數(shù)據(jù)流中的數(shù)字化圖像信息寫入其相應(yīng)組的幀緩存FIFO的第一幀緩存FIFO中，在偶場，各視頻數(shù)據(jù)流中的數(shù)字化圖像信息寫入其相應(yīng)組的幀緩存FIFO的第二幀緩存FIFO中。在奇場，所述多組幀緩存FIFO的各所述第二幀緩存FIFO依次輸出經(jīng)其緩存的數(shù)字化圖像信息，在偶場，所述多組幀緩存FIFO的各所述第一幀緩存FIFO依次輸出經(jīng)其緩存的數(shù)字化圖像信息。由于上述視頻拼接裝置僅涉及較少的元器件，并采用FPGA進(jìn)行數(shù)據(jù)處理和控制，從而以一種簡單的電路結(jié)構(gòu)與簡單的時序?qū)崿F(xiàn)了兩路或多路視頻的拼接。 如圖1中所示，每個幀緩存FIFO的控制端可以包括片選控制端(OE)、讀復(fù)位控制端(RRST)、讀使能控制端(RE)、寫復(fù)位控制端(WRST)和寫使能控制端(WE)。從而通過所述控制端，可以簡單地控制每個幀緩存FIF0。當(dāng)然，用于本實用新型的幀緩存FIFO也可以具有更多的控制端。例如，還可以具有片選控制端，用于對幀緩存FIFO進(jìn)行片選。用于本實用新型的幀緩存FIFO也可以具有較多的控制端。例如，還可以具有片選控制端，用于對幀緩存FIFO進(jìn)行片選。如本領(lǐng)域的普通技術(shù)人員可以理解的，用于本實用新型的幀緩存FIFO也可以具有較少的控制端。例如，只使用一個復(fù)位端來進(jìn)行復(fù)位。 如前所述，采用AL422B作為幀緩存FIFO。從而可以更好地滿足高速、大容量和低成本的系統(tǒng)要求。但也可以采用其它FIFO器件，只要其容量和速度符合要求可以容納輸入視頻的一幀圖像或者半幀圖像(采取隔行壓縮時)，存取速度可以滿足系統(tǒng)要求。[0025] 在一實施例中，所述視頻拼接裝置可以進(jìn)一步包括多個CMOS視頻傳感器用作所述視頻信號源，每個所述CMOS視頻傳感器對應(yīng)一組幀緩存FIFO。從而所述視頻拼接裝置可以用作經(jīng)拼接圖像的信號源。 在一實施例中，所述視頻拼接裝置可以進(jìn)一步包括S3C2440處理器，所述S3C2440處理器向各所述CMOS視頻傳感器提供所述外部時鐘，以及接收FPGA數(shù)據(jù)處理模塊輸出的圖像數(shù)據(jù)信號和行場同步信號。從而，可以方便的連接至顯卡，實現(xiàn)數(shù)據(jù)格式的轉(zhuǎn)化。[0027] 在圖1所示的實施例中，所述CMOS視頻傳感器的數(shù)量為兩個。從而，所述視頻拼接裝置用于將兩路視頻拼接在一起。例如將兩路視頻上下拼接在一起。需要指出的是，視頻拼接裝置可以具有多組幀緩存FIFO,但僅僅使用其中中的兩組。每個CMOS視頻傳感器與幀緩存FIFO組的對應(yīng)關(guān)系是可以人工或自動調(diào)整的。 進(jìn)一步地，在圖1所示的實施例中，所述多組幀緩存FIF0的數(shù)量為兩組。從而所述視頻拼接裝置用作兩路視頻拼接器，從而具有最簡單的結(jié)構(gòu)。此外，在以隔行寫入的方式對幀緩存FIFO進(jìn)行寫入時，合成后的圖像與輸入的圖像(每一路視頻中的圖像幀)具有相同的大小(象素數(shù)相同)，并且圖像的輸入速度與輸出速度保持相同。從而，非常有利于在第一路視頻、第二路視頻以及合成后的視頻之間進(jìn)行切換，而不需要進(jìn)行復(fù)雜的控制和處理。[0029] 本實用新型還提供一種視頻拼接方法。所述視頻拼接方法包括以下步驟提供同步的多路視頻數(shù)據(jù)流，各路所述視頻數(shù)據(jù)流包括數(shù)字化圖像信息及其行場同步控制信號；提供多組幀緩存FIFO,每組幀緩存對應(yīng)一路視頻數(shù)據(jù)流，且每組所述幀緩存FIFO包括一個第一幀緩存FIFO和一個第二幀緩存FIFO ;將各路所述視頻數(shù)據(jù)流中的數(shù)字化圖像信息輸送至其相應(yīng)的一組幀緩存FIFO中，其中在奇場，將各視頻數(shù)據(jù)流中的數(shù)字化圖像信息寫入其相應(yīng)組的幀緩存FIFO的第一幀緩存FIFO中，在偶場，將各視頻數(shù)據(jù)流中的數(shù)字化圖像信息寫入其相應(yīng)組的幀緩存FIFO的第二幀緩存FIFO中；以及使得所述多組幀緩存FIFO輸出經(jīng)其緩存的數(shù)字化圖像信息，其中，在奇場，所述多組幀緩存FIFO的各所述第二幀緩存FIFO依次輸出經(jīng)其緩存的數(shù)字化圖像信息，在偶場，所述多組幀緩存FIFO的各所述第一幀緩存FIFO依次輸出經(jīng)其緩存的數(shù)字化圖像信息。從而，以一種簡單的方式將多路視頻簡單地拼接在一起。 在一優(yōu)選實施例中，所述視頻拼接方法采用隔行寫入的方式將各路視頻數(shù)據(jù)流中的數(shù)字化圖像信息寫入其相應(yīng)組的幀緩存FIFO的第一幀緩存FIFO和第二幀緩存FIFO。從而，以簡單的方式實現(xiàn)圖像的壓縮。[0031]
以下結(jié)合附圖本實用新型進(jìn)一步說明。 如圖1所示，根據(jù)本實用新型一實施例的視頻拼接裝置包括CMOS傳感器CMOS-X、CM0S-Y ;、幀緩存FIF0-X1、FIF0-X2、FIF0-Y1和FIF0-Y2 ;以及FPGA(Field ProgrammableGate Array,現(xiàn)場可編程門陣列)數(shù)據(jù)處理模塊。CMOS視頻傳感器CM0S-X和CM0S-Y各自在外部時鐘驅(qū)動下完成光電轉(zhuǎn)換，產(chǎn)生數(shù)字化圖像信息與行場同步控制信號。每個所述幀緩存FIFO能夠容納視頻流的一幀完整圖像，用于緩存數(shù)據(jù)，實現(xiàn)視頻同步。也可以只容納半幀圖像(例如，采取隔行壓縮時，只需容納隔行抽取后的半幀圖像)。FPGA數(shù)據(jù)處理模塊3與各幀緩存FIFO連接以接收各路CMOS圖像數(shù)據(jù)，F(xiàn)PGA數(shù)據(jù)處理模塊3進(jìn)一步與各CMOS傳感器相連接以接收同步信號。所述同步信號例如包括場同步信號VSYNC_X、 VSYNC_Y ;行同步信號HREF_X、 HREF_Y ;以及象素時鐘PCLK_X、 PCLK_Y。 FPGA數(shù)據(jù)處理模塊3設(shè)置成根據(jù)圖像拼接要求，產(chǎn)生各FIFO片選、讀寫控制信號以控制所述幀緩存FIFO的讀寫，并輸出完成拼接后的圖像數(shù)據(jù)和行場同步信號。 兩片圖像傳感器CM0S_X和CM0S_Y在外來時鐘驅(qū)動下完成光電轉(zhuǎn)換而生成數(shù)字化圖像信息，并分別產(chǎn)生場同步信號VSync_X、VSync_y和行同步信號href_X、href_y ;以及象素時鐘pclk—x、 pclk_y?？梢允褂肅M0S_X的控制信號作為整個視頻拼接裝置的同步信號標(biāo)準(zhǔn)，以實現(xiàn)各CMOS的視頻同步。當(dāng)然，也可以使用CM0S_Y的控制信號作為整個視頻拼接裝置的同步信號標(biāo)準(zhǔn)來實現(xiàn)各CMOS的視頻同步。 為了方便控制而引入中間信號vsyncx_ctr、 vsyncy_ctr。如圖2所示，中間信號vsyncx—ctr、 vsyncy_ctr分另U在vsync_x、 vsync_y (圖中沒有不出，其波形與vsync相同)上升沿轉(zhuǎn)換極性。為了使圖像拼接實現(xiàn)，需要對圖像進(jìn)行壓縮，在本專利中采用隔行抽取數(shù)據(jù)來實現(xiàn)。we_xl、 we_x2、 we_yl、 we_y2分別為4片F(xiàn)IFO的寫使能信號，如圖2所示，采用乒乓方式控制FIFO。在奇場時，we_xl、 we_yl無效，we_x2、 we_y2有效，CM0S_X， CM0S_Y數(shù)據(jù)同時分別寫入FIF0—X2、 FIF0—Y2，偶場we_xl、 we_yl有效，we_x2、 we_y2無效，CM0S_X，CM0S—Y數(shù)據(jù)同時分別寫入FIF0—X1、FIF0—Y1。在圖像拼接時，需壓縮數(shù)據(jù)，采用隔行寫入數(shù)據(jù)，需要we_xl、we_x2、we_yl、we_y2與HREF_X、HREF_Y取反后相或控制FIFO寫使能。re_xl、re_X2、re_yl、re_y2為FIFO讀使能信號，如圖2所示，在奇場re_xl、 re_yl有效，前半場FIF(UQ輸出數(shù)據(jù)，后半場FIF0—Y1輸出數(shù)據(jù)，合并成完整一幅圖像。并且由于寫入FIFO是隔行寫入，而讀數(shù)據(jù)是逐行讀出，因此讀出速度是寫入速度兩倍，可以在一場之內(nèi)完成數(shù)據(jù)的讀寫。 寫復(fù)位信號wrst—xl、wrst—x2、wrst—yl、wrst—y2控制FIF0的寫復(fù)位，使寫地址指針強行指向0地址，rrst_xl、 rrst_x2、 rrst_yl、 rrst_y2控制FIFO的讀復(fù)位，強行使讀地址置零。對同一塊FIFO來說，在寫數(shù)據(jù)時使讀復(fù)位使能，讀數(shù)據(jù)時使寫復(fù)位使能。因此，在奇場時，F(xiàn)IF0—X1、FIF0—Y1輸出數(shù)據(jù)，wrst—xl、wrst—yl有效，而rrst_xl、rrst_yl無效，寫指針置0， FIF0_X1、FIF0_Y1輸出數(shù)據(jù)，wrst_xl、 wrst_yl有效，而rrst_xl、 rrst_yl無效，寫指針置0。在偶場時，F(xiàn)IF0_X1、 FIF0_Y1存儲數(shù)據(jù)，wrst_xl、 wrst_yl無效，而rrst_xl、rrst_yl有效，讀指針置0， FIF0_X1、 FIF0_Y1存儲數(shù)據(jù)，wrst_xl、 wrst_yl無效，而rrst_xl、rrst—yl有效，寫指針置0。 需要指出的是，為清楚起見，在圖2中將與幀緩存FIFO的控制端相對應(yīng)的信號以小寫表示。例如，與第一路視頻流(CM0S_X)連接的第一幀緩存FIFO(FIF(UQ)的RRST控制端的信號在圖2中表示為rrst—xl，其它信號與之采用相同的規(guī)則表示。[0037] 圖1中所示的實施例采用AVERLOGIC公司的基于DRAM的大容量FIF0AL422B作
7為幀緩存FIF0。 AL422B工作電壓3. 3V，可承受5V信號電壓，最高訪問速度為50MHz，容量為384Kb，因此AL422B可以很好的滿足高速、大容量和低成本的系統(tǒng)要求。AL422B是同步FIFO，有讀時鐘(RCK)和寫時鐘(WCK)兩路時鐘信號。AL422B采用DRAM為存儲介質(zhì)，需要定時刷新片內(nèi)數(shù)據(jù)。芯片自動選擇頻率較高的時鐘信號作為DRAM的刷新時鐘，要求器件工作時至少要有一路時鐘信號的頻率不能低于lMHz。需要指出的是AL422B沒有空、半滿和全滿等狀態(tài)標(biāo)志，也可以根據(jù)系統(tǒng)設(shè)計和控制要求，而選用具有空、半滿和全滿等狀態(tài)標(biāo)志的其它FIFO芯片，這也在本實用新型的范圍之內(nèi)。更進(jìn)一步地，可以選用其它幀緩存FIF0，只要能夠?qū)崿F(xiàn)上述的功能即可。 所述視頻拼接裝置可以進(jìn)一步包括S3C2440處理器，用于提供CAMERA接口，產(chǎn)生
CMOS驅(qū)動時鐘，分別采集圖像數(shù)字化信息和行場同步信號。根據(jù)本實用新型的一實施例，
選用三星的低功耗處理器S3C2440，該產(chǎn)品工作頻率533MHz，工作電壓1. 3V，采用16/32位
ARM920T RISC核心，提供的接口支持NAMD閃存、數(shù)碼相機、TFT/STN液晶屏、USB、 SD/匪C/
SDIO存儲卡以及觸摸屏等。當(dāng)然，也可以選用其它S3C2440處理器，只要其能夠?qū)崿F(xiàn)上述功
能和本實用新型的目的即可。 FPGA可以選用賽思靈公司的XCV50。 本實用新型的有益效果是圖像顯示方式(多顯、單顯)可以通過上位機設(shè)置和調(diào)整，保證了視頻的連續(xù)一致性和隨意切換；視頻拼接器進(jìn)行整幀切換，無切換圖像紊亂，視頻顯示平滑；整個工作過程中，F(xiàn)IFO采用乒乓切換方式存儲數(shù)據(jù)，無數(shù)據(jù)損失，避免了因同步操作造成幀速率下降。
權(quán)利要求一種視頻拼接器，其特征在于，包括多組幀緩存FIFO，每組幀緩存FIFO適于與一個提供數(shù)字化圖像信息及其行場同步控制信號的相應(yīng)視頻信號源相連接以接收所述數(shù)字化圖像信息，且每組幀緩存FIFO包括兩個幀緩存FIFO，每個所述幀緩存FIFO包括用于輸出經(jīng)其緩存的數(shù)字化圖像信息的圖像信息輸出端口和用于接收控制信號的控制端；以及FPGA數(shù)據(jù)處理模塊，所述FPGA數(shù)據(jù)處理模塊適于與各所述視頻信號源相連接而接收所述行場同步控制信號，所述FPGA數(shù)據(jù)處理模塊進(jìn)一步與所述各幀緩存FIFO的控制端相連接并適于接收經(jīng)各幀緩存FIFO緩存的數(shù)字化圖像信息，其中所述FPGA數(shù)據(jù)處理模塊設(shè)置成基于所述行場同步控制信號而控制所述各幀緩存FIFO從相連的相應(yīng)視頻信號源接收數(shù)字化圖像信息和/或輸出其緩存的數(shù)字化圖像信息。
2. 如權(quán)利要求1所述的視頻拼接器，其特征在于，所述每個幀緩存FIFO的控制端包括片選控制端、讀復(fù)位控制端、讀使能控制端、寫復(fù)位控制端和寫使能控制端。
3. 如權(quán)利要求1所述的視頻拼接器，其特征在于，所述幀緩存FIFO為FIFO AL422B。
4. 如權(quán)利要求l所述的視頻拼接器，進(jìn)一步包括多個CMOS視頻傳感器用作所述視頻信號源，每個所述CMOS視頻傳感器對應(yīng)一組幀緩存FIFO。
5. 如權(quán)利要求2所述的視頻拼接器，其特征在于，進(jìn)一步包括S3C2440處理器，所述S3C2440處理器向各所述CMOS視頻傳感器提供所述外部時鐘，以及接收FPGA數(shù)據(jù)處理模塊輸出的圖像數(shù)據(jù)信號和行場同步信號。
6. 如權(quán)利要求4或5所述的視頻拼接器，其特征在于，所述CMOS視頻傳感器的數(shù)量為兩個。
7. 如權(quán)利要求1所述的視頻拼接器，其特征在于，所述多組幀緩存FIFO的數(shù)量為兩組。
專利摘要本實用新型公開一種視頻拼接器。所述視頻拼接器包括多組幀緩存FIFO，每組幀緩存FIFO適于與一個提供數(shù)字化圖像信息及其行場同步控制信號的相應(yīng)視頻信號源相連接以接收數(shù)字化圖像信息，且每組幀緩存FIFO包括兩個幀緩存FIFO，每個幀緩存FIFO包括用于輸出經(jīng)其緩存的數(shù)字化圖像信息的圖像信息輸出端口和用于接收控制信號的控制端；以及FPGA數(shù)據(jù)處理模塊，所述FPGA數(shù)據(jù)處理模塊適于與各所述視頻信號源相連接而接收所述行場同步控制信號，所述模塊進(jìn)一步與所述各幀緩存FIFO的控制端相連接，其中FPGA數(shù)據(jù)處理模塊設(shè)置成基于行場同步控制信號而控制所述各幀緩存FIFO從相連的相應(yīng)視頻信號源接收數(shù)字化圖像信息和/或輸出其緩存的數(shù)字化圖像信息。從而，以一種簡單的方式實現(xiàn)了視頻的拼接。
文檔編號H04N7/24GK201523431SQ200920222349
公開日2010年7月7日 申請日期2009年9月3日 優(yōu)先權(quán)日2009年9月3日
發(fā)明者倪飛, 孫守軍 申請人:中國電子科技集團(tuán)公司第四十一研究所