專利名稱：：一種參數(shù)可控制的多功能維特比譯碼的電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種譯碼電路，尤其是涉及一種參數(shù)可控制的多功能維特比譯碼的電路。技術(shù)背景維特比(Viterbi)譯碼是一種被廣泛使用的信號傳輸中的自糾正錯碼(FEC)算法，它也可使用于信號的壓縮傳輸。由于其算法的復(fù)雜性和譯碼參數(shù)多元:性，因此在目前的大多數(shù)應(yīng)用中，都以軟件的方法來實現(xiàn)。軟件實現(xiàn)的應(yīng)用，雖然能達到比較完全的功能，但是在高速度的計算中無能為力。而在極少數(shù)的硬件實現(xiàn)中，卻存在參數(shù)單一和功能簡單等缺點。而且還未見到既能譯碼又能解壓的多種參數(shù)可控的硬件模塊電路(參見XILINX公司提供的FPGA設(shè)計方案ViterbiDecoderV6.0，Sept,2006)XILINX公司的維特比譯碼器是針對巻積編碼的譯碼電路，他們的譯碼電路有兩個基本組成部分一是全并行的執(zhí)行電路，以便數(shù)據(jù)的高速通過，但付出了硅片面積的代價；二是串行的電路實現(xiàn)，占有很小的硅片面積，但對每一譯碼卻消耗了數(shù)個固定的時鐘周期。XILINX公司的譯碼器有三個模塊BMU(BranchMetricUnit一支路度量單元)、ACS(AddCompareSelect—加比選)和TB(Traceback—尋徑)。深圳市中興集成電路設(shè)計有限責(zé)任公司在公開號為CN1329411的發(fā)明專利申請中公開了一種多信道維特比譯碼裝置及方法，其裝置包括維特比(viterbi)譯碼模塊，分別連接于維特比譯碼模塊輸入、輸出端的復(fù)用模塊和解復(fù)用模塊，接于復(fù)用模塊輸入端的若干序列信號輸入信道，接于解復(fù)用模塊輸出端的若干序列信號輸出信道。由于采用復(fù)用和解復(fù)用方式，使同步信道、尋呼信道、快速尋呼信道及業(yè)務(wù)信道等多個信道共享一個維特比譯碼模塊資源，大大節(jié)省了硅面積。由于改進了其中的分支度量單元、ACS單元、累積狀態(tài)度量存儲單元及累積狀態(tài)度量比較單元，因此簡化了控制邏輯，降低了能耗，縮短了多路序列信號的處理時間。該申請的主要特點注重于在維特比模塊的輸入、輸出的復(fù)用與解復(fù)用裝置，而對維特比模塊本身并無論述。
發(fā)明內(nèi)容本發(fā)明的目的在于提供一種使用靈活、多樣，既可用于傳輸系統(tǒng)中的錯碼糾正，也可用于壓縮碼元的解壓(壓縮率可為1/2或3/4)等的參數(shù)可控制的多功能維特比譯碼的電路。本發(fā)明設(shè)有1.控制接口電路，控制接口電路用于可編參數(shù)控制數(shù)據(jù)輸入的接口部分，控制接口電路的輸入端接輸入的控制參數(shù)，控制參數(shù)由控制接口電路的輸入端寫入，控制接口電路輸入端接控制接口電路內(nèi)部的16位寄存器，輸入的控制參數(shù)由控制接口電路輸入端寫入到控制接口電路內(nèi)部的16位寄存器，控制接口電路輸出的16位控制值代表了不同的譯碼和解壓參數(shù)并由此電路派生到相應(yīng)的被控制單元；2.碼元填充轉(zhuǎn)換電路，碼元填充轉(zhuǎn)換電路輸入端接控制接口電路輸出端；3.譯碼核心電路，譯碼核心電路的輸入端聯(lián)接碼元填充轉(zhuǎn)換電路的兩路輸出(碼元填充轉(zhuǎn)換電路的兩路輸出定義為"支路度量l"和"支路度量2");4.尋徑電路，尋徑電路設(shè)有一個存儲單元，用于存貯"幸存路徑"(SurvivedPath)(又稱為"留存路徑")，尋徑電路的輸入端分別接控制接口電路的輸出端和譯碼核心電路的輸出端；5.誤碼率監(jiān)視電路，誤碼率監(jiān)視電路設(shè)有編碼器、存儲器和比較電路，編碼器輸入端接尋徑電路的譯碼輸出端，編碼器的輸出信號經(jīng)過增刪還原電路進行增刪操作后接比較電路，比較電路的輸入端分別接存儲器的輸出端和增刪還原電路的輸出端?？刂平涌陔娐房稍O(shè)有16位寄存器和綜合邏輯電路，控制接口電路輸入端接控制接口電路內(nèi)部的16位寄存器，輸入的控制參數(shù)由此寫入到內(nèi)部的16位寄存器，16位控制值代表了不同的譯碼和解壓參數(shù)并由此電路派生到相應(yīng)的被控制單元。綜合邏輯電路產(chǎn)生寄存器的選通信號和數(shù)據(jù)讀出有效的信號。16位的輸入控制參數(shù)與16位的寄存器直接連接；控制接口電路中的綜合邏輯電路的輸出端直接與所有的寄存器使能端連接；所有的16位寄存器輸出端都連接到控制接口電路的輸出端；控制接口電路的兩個輸入端rd—wt與reg—sel直接與綜合邏輯電路連接?？刂平涌陔娐份敵龅?6位控制值的功能表述如下—尋回路徑長度；[7]—軟硬判決，1:硬，0:軟；[8]_4、3位控制，1:4位軟，0:3位輸入；[9]一增刪碼否？1:增刪，0:不增刪；[10]—增刪碼率，1:3/4，0:1/2;[11:12]—輸入碼格式，00:2的補碼，01:原碼，10:補償二進碼；[13:15]—備用。根據(jù)控制接口電路輸入的控制信號，將輸入的1位、3位、4位的信號碼由不同的格式(原碼、補碼或補償二進碼)轉(zhuǎn)換成4位的2的補碼格式；例如，對于硬判決，0^0110(+6)，1^1010(-6);對于原碼，(0000，IOOO)今OOOO，余下為+7--7;對于3位碼，數(shù)值為+6一6;對于補償二進碼，(0111，1000)+0000，其余為+6^-6;2的補碼不變，^—7。在后繼的錯碼糾正算法中，這些O都會被糾正為正確的值。碼元填充轉(zhuǎn)換電路用于1)根據(jù)控制接口電路輸入的控制信號，將輸入的1位、3位、4位的信號碼由不同的格式(原碼、補碼或補償二進碼)轉(zhuǎn)換成4位的2的補碼格式；2)根據(jù)控制值中的增刪碼率，對輸入的被解碼信號流進行填充，對被刪除的碼元都用O來填充，在后續(xù)的錯碼糾正算法中，這些O都會被糾正為正確的值。碼元填充轉(zhuǎn)換電路的兩路輸出信號進入譯碼核心電路，由64路的加法-比較-選擇(ACS)電路計算每一狀態(tài)的值，將新的值和64位幸存路徑保存。它根據(jù)控制部分的尋徑長度，比較64徑的值，選擇了具有最大值的狀態(tài)作為幸存路徑輸出到"尋徑電路"部分。碼元填充轉(zhuǎn)換電路可設(shè)有2個碼格式轉(zhuǎn)換電路、2個碼元填充電路、計數(shù)器、2個加法器和寄存器，寄存器的被譯碼的兩路信號輸出端接2個碼格式轉(zhuǎn)換電路，碼格式轉(zhuǎn)換電路的補碼格式信號輸出端接碼元填充電路，數(shù)據(jù)端symboll與symbo12、控制端tran—start與tran—stop分別與4個寄存器連接；symboll、symbo12的寄存器分別與各自的碼格式轉(zhuǎn)換電路連接；碼格式轉(zhuǎn)換電路的輸出與碼元填充電路連接；tran—start和tran—stop的寄存器輸出經(jīng)過兩個門電路后產(chǎn)生的en與所有的寄存器的使能端連接；控制信號輸入punc與p_rate都與兩個碼元填充電路連接。譯碼核心電路可設(shè)有64個加比選電路、32個一位度量選擇單元、16個二位度量選擇單元、8個三位度量選擇單元、4個四位度量選擇單元、2個五位度量選擇單元、六位度量選擇單元、通用計數(shù)器、尋蹤計數(shù)器和邏輯電路，譯碼核心電路的輸入端連接碼元填充轉(zhuǎn)換電路的兩路支路度量輸出bm00與bm01，這兩路的信號進入譯碼核心電路，由64路的加比選電路計算每一狀態(tài)的值，將新的值和64位幸存路徑保存，比較64徑的值，選擇了具有最大值的狀態(tài)作為幸存路徑輸出到尋徑電路，bm00和bm01都與64個加比選連接；tran—start、trans—stop和trace—length都與計數(shù)器電路連接；計數(shù)器電路的兩個輸出端都與64個加比選電路連接；64個加比選電路的輸出與所有度量選擇單元電路連接，32個一位度量選擇單元的輸出與16個二位度量選擇單元連接；16個二位度享選擇單元的輸出與8個三位度量選擇單元連接；8個三位度量選擇單元的輸出與4個四位度量選擇單元連接；4個四位度量選擇單元的輸出與2個五位度量選擇單元連接；2個五位度量選擇單元的輸出與1個六位度量選擇單元連接。尋徑電路可設(shè)有最大狀態(tài)判定電路、100X64的路徑存儲器、64選一和邏輯電路，在最大狀態(tài)判定電路中，設(shè)有讀寫計數(shù)器、邏輯電路、左右移位電路和選擇電路，最大狀態(tài)判定電路的狀態(tài)輸出與路徑存儲器的地址線連接；路徑存儲器的數(shù)據(jù)輸出端與一64位的寄存器連接；此寄存器的輸出與64選一電路連接；最大狀態(tài)判定電路的6位控制輸出與64選一電路連接；64選一電路的輸出與最大狀態(tài)判定電路連接。尋徑電路所設(shè)的存儲器為100X64的路徑存儲器，在傳輸過程中，64位的字節(jié)不斷地被寫入到此存儲器中，每一位代表了前一幸存路徑狀態(tài)的LSB，它同時也是第K-1位的編碼輸入值。當具有最大路徑度量的狀態(tài)值被輸入到尋徑電路時，尋徑邏輯使用這狀態(tài)號作為索引從存貯的字節(jié)找到相應(yīng)的字位，并將此字插進狀態(tài)號的LSB位，其余左移一位，以形成新的狀態(tài)號來作為索引，一直到所有狀態(tài)都被尋到。誤碼率監(jiān)視電路可設(shè)有維特比編碼電路、增刪還原電路、增刪計數(shù)器、一對比較器，誤碼累加器、206X8存儲器和讀寫計數(shù)器，誤碼率監(jiān)視電路的兩路輸出與增刪還原電路連接；增刪計數(shù)器的輸出與增刪還原電路的控制端連接；讀寫計數(shù)器的兩個8位輸出分別與206X8存儲器的讀寫地址線連接；206X8存儲器的8位讀輸出的每4位分別與兩個比較器連接；增刪還原電路的兩個輸出端分別與兩個比較器連接；兩個比較器的輸出端都與加法器連接；加法器的輸出端與累加器連接。誤碼率監(jiān)視電路所設(shè)有的編碼器的維特比算法中的約束度參數(shù)為K=7，編碼率參數(shù)為R=1/2;存儲器可為206X8存儲器(考慮到200個8位加上編譯碼的6個一位寄存器的延遲，故有206X8的存儲器)，編碼器輸入端接尋徑電路的譯碼輸出端，即本維特比譯碼電路的數(shù)據(jù)輸出，再進行編碼，編碼器的輸出信號經(jīng)過增刪還原電路進行增刪操作后送到比較電路；存儲器存儲了由碼元填充轉(zhuǎn)換電路輸入的兩路填充后的信號；比較電路的輸入端分別接存儲器的輸出端和增刪還原電路的輸出端，比較電路不斷地比較由存儲單元來的碼元和增刪還原電路輸出的碼元，如有不同，誤碼率監(jiān)視電路中的累加器加一，累加器不斷地記錄每一階段的誤差并在傳輸完成時將累加結(jié)果輸出。本發(fā)明具有以下突出的優(yōu)點1.多參數(shù)可編控制1)雙4-bit輸入的Viterbi信道(R=l/2)，每信道可選擇輸1、3、4位信號。2)硬判決、軟判決可調(diào)。3)精確度高，約束度107。4)1/2、3/4壓縮碼率可調(diào)的增信刪除恢復(fù)功能。5)輸入碼格式可調(diào)原碼、補碼或補償二進碼。6)7位/128種可調(diào)返回尋蹤路徑長度。2.可用于高速要求的電路參數(shù)可控制的多功能維特比譯碼的電路是最大似然解碼算法的巻積編碼技術(shù)的實現(xiàn)電路，采用全硬件電路實現(xiàn)，電路使用硬件描述語言完成(HDL)。經(jīng)過嚴格的仿真驗證，本發(fā)明可以單獨作為IC投片，也可以以模塊的形式用于芯片設(shè)計嵌入，還可用于FPGA的設(shè)計環(huán)境。XILINX公司的譯碼器雖然也是基于類似的維特比算法，但是在電路的實現(xiàn)和參數(shù)的采用上，與本發(fā)明大相徑庭。圖1為本發(fā)明實施例的電路組成框圖。圖2為本發(fā)明實施例的控制接口電路組成框圖。圖3為本發(fā)明實施例的碼元填充轉(zhuǎn)換電路組成框圖。圖4為本發(fā)明實施例的譯碼核心電路組成框圖。圖5為本發(fā)明實施例的尋徑電路組成框圖。圖6為本發(fā)明實施例的誤碼率監(jiān)視電路組成框圖。具體實施方式以下實施例將結(jié)合附圖對本發(fā)明作進一步的說明。參見圖1，本發(fā)明實施例設(shè)有控制接口電路、碼元填充轉(zhuǎn)換電路、譯碼核心電路、尋徑電路和誤碼率監(jiān)視電路。各個部分的連接關(guān)系和信號流程以及各電路主要輸入端(表中表示為入in)和輸出端(表中表示為出out)如表1.1所示(表1.1給出圖1所示的維特比譯碼器中的信號)。ACS:加法比較選擇單元，Tran—start:傳輸開始，Tran_stop:傳輸停止，bmOO，bmOl:路徑分支、01的度量，Tran—lengh:尋蹤長度，mem_wt—en:存儲寫使能，Survive—word:幸存路徑，Max—state:最大狀態(tài)，Mem—wt—stop:存f諸寫停止，depunc—cntl:填充控制，Depunc—symbolO:填充后信號0，Depunc_symboll:填充后信號1。表1.1<table>tableseeoriginaldocumentpage9</column></row><table>圖1中5個電路之間的連接信號列于表1.2。表1.2<table>tableseeoriginaldocumentpage9</column></row><table>圖2給出本發(fā)明實施例的控制接口電路組成框圖?？刂平涌陔娐酚糜趨?shù)控制數(shù)據(jù)輸入的接口部分，控制接口電路的輸入端為用戶提供了可編參數(shù)控制的寫入?？刂平涌陔娐酚梢粋€16位的寄存器和一些綜合邏輯電路組成?？删幙刂平涌陔娐份斎攵私涌删幙刂平涌陔娐穬?nèi)部的16位寄存器，輸入的控制參數(shù)由此寫入到內(nèi)部的16位寄存器，無須內(nèi)部地址譯碼。16位控制值代表了不同的譯碼和解壓參數(shù)并由此電路派生到相應(yīng)的被控制單元。綜合邏輯電路產(chǎn)生寄存器的選通信號和數(shù)據(jù)讀出有效的信號?？删幙刂平涌陔娐返妮斎胼敵龆丝诩捌溥B接方式由表2說明。在圖2中，16位的輸入控制參數(shù)與16位的寄存器直接連接；控制接口電路中的綜合邏輯電路的輸出之一直接與所有的寄存器使能端連接；所有的16位寄存器輸出端都連接到控制接口電路的輸出端；控制接口電路的兩個輸入端rd—wt與reg—sel直接與綜合邏輯電路連接。表2<table>tableseeoriginaldocumentpage10</column></row><table>圖3給出本發(fā)明實施例的碼元填充轉(zhuǎn)換電路組成框圖。碼元填充轉(zhuǎn)換電路由以下電路組成2個碼格式轉(zhuǎn)換電路、2個碼元填充電路、計數(shù)器、2個加法器和寄存器。被譯碼的兩路信號首先分別由寄存器送到2個碼格式轉(zhuǎn)換電路，根據(jù)由可編控制接口電路來的填充轉(zhuǎn)換控制信號，將輸入的1位、3位、4位的信號碼由不同的格式(原碼、補碼或補償二進碼)轉(zhuǎn)換成4位的2的補碼格式；這兩路2的補碼格式的信號再被分別送往碼元填充電路，在填充電路中，根據(jù)填充轉(zhuǎn)換控制信號中的增刪碼率要求，對輸入的被解碼信號流進行填充，對被刪除的碼元都用0來填充，在后續(xù)的錯碼糾正算法中，這些O都會被糾正為正確的值。碼元填充轉(zhuǎn)換電路的的輸入輸出端口及其連接方式參見表3。在上述電路中(見圖3)，數(shù)據(jù)端symboll與symbo12、控制端tran_start與tran—stop分別與4個寄存器連接；symboll、symbo12的寄存器分別與各自的碼格式轉(zhuǎn)換電路連接；碼格式轉(zhuǎn)換電路的輸出與碼元填充電路連接；tran—start和tran—stop的寄存器輸出經(jīng)過兩個門電路后產(chǎn)生的en與所有的寄存器的使能端連接；控制信號輸入p皿c與p—rate都與兩個碼元填充電路連接。表3<table>tableseeoriginaldocumentpage11</column></row><table>圖4給出本發(fā)明實施例的譯碼核心電路組成框圖。譯碼核心電路由以下電路組成64個加比選(ACS)電路、32個一位度量選擇單元、16個二位度量選擇單元、8個三位度量選擇單元、4個四位度量選擇單元、2個五位度量選擇單元、六位度量選擇單元、通用計數(shù)器、尋蹤計數(shù)器和邏輯電路。譯碼核心電路的輸入端連接碼元填充轉(zhuǎn)換電路的兩路支路度量輸出bm00與bmOl(兩個支路度量值)，這兩路的信號進入譯碼核心電路，由64路的加比選(ACS)電路計算每一狀態(tài)的值，將新的值和64位幸存路徑保存，比較64徑的值，選擇了具有最大值的狀態(tài)作為幸存路徑(survive—word)輸出到尋徑電路。兩個計數(shù)器根據(jù)控制部分的尋徑長度，給出對加比選電路的開始與結(jié)束控制，同時也給出了對尋徑電路中的存儲器的讀寫控制信號。每一個加比選都輸出出一個新的度量給其所對應(yīng)的63個度量選擇單元，每一低位的度量選擇單元將選擇結(jié)果送往位數(shù)較高的度量選擇單元，經(jīng)過層層迭代選擇后，將最后一個度量選擇單元，即六位度量選擇單元的6位輸出，作為最大狀態(tài)值，輸出到尋徑電路。譯碼核心電路的的輸入輸出端口及其連接方式參見表4。表4<table>tableseeoriginaldocumentpage12</column></row><table>圖5給出本發(fā)明實施例的尋徑電路組成框圖。尋徑電路由以下電路組成最大狀態(tài)判定電路、100X64的路徑存儲器、64選一和邏輯電路。在最大狀態(tài)判定電路中，設(shè)有讀寫計數(shù)器和一些邏輯電路、左右移位電路和選擇電路。從譯碼核心電路來的64位survive一word(幸存路徑)將被存入本模塊中，尋徑電路設(shè)有一個100X64用于存貯幸存路徑的存儲器，在傳輸過程中，64位的路徑不斷地被寫入到此存儲單元中。每一位代表了前一幸存路徑狀態(tài)的LSB，它同時也是第K-l位的編碼輸入值。當具有最大路徑度量的狀態(tài)值(max—state)從譯碼核心電路被輸入到尋徑電路時，尋徑邏輯使用這狀態(tài)號作為索引從存貯的字節(jié)找到相應(yīng)的字位，并將此字插進狀態(tài)號的LSB位，其余左移一位，以形成新的狀態(tài)號來作為索引，一直到所有狀態(tài)都被尋到。尋徑電路的的輸入輸出端口及其連接方式參見表5。表5<table>tableseeoriginaldocumentpage13</column></row><table>圖6給出本發(fā)明實施例的誤碼率監(jiān)視電路組成框圖。誤碼率監(jiān)視電路的功能是將已被解碼的信號，在同等參數(shù)條件下重新編碼，得到兩路重新編碼的信號。這兩路信號又在同樣的碼率參數(shù)條件下進行增刪還原，得出兩路恢復(fù)的原編碼后的信號。那么，從理論上這兩路恢復(fù)的原編碼后的信號必須與原先碼元填充轉(zhuǎn)換電路的兩路填充后的被譯碼信號(圖1中的depunc—symbol1和depunc—symbo12)相等。但在實際電路中，由于電路計算精度等原因，這兩路恢復(fù)的信號有可能有所誤差。誤碼率監(jiān)視電路逐個地將兩路恢復(fù)信號與送到譯碼電路的被譯碼信號進行比較，將誤差(誤碼)做了累計。在傳輸停止時，提供了累計的結(jié)果，此結(jié)果由ber一num端口輸出。.誤碼率監(jiān)視電路由以下幾個電路組成(K=7，R=l/2)的維特比編碼電路、增刪還原電路、增刪計數(shù)器、一對比較器，誤碼累加器、206x8存儲器、讀寫計數(shù)器。在圖6中，譯碼輸出data一out在作為譯碼輸出的同時，也被送入本模塊的維特比編碼電路中進行編碼，信號被重新編碼后形成兩路編碼后的信號，這兩路信號被直接輸入到增刪還原電路。Punc和p一rate是由控制接口電路來的增刪控制信號，這兩個控制信號與增刪計數(shù)器邏輯運算后，產(chǎn)生了對增刪還原電路的控制信號。增刪還原后的兩路信號即為對原被譯碼信號的恢復(fù)信號，這兩路信號被直接送往一對比較器。另兩路被送往比較器的信號是來自的206X8的存儲單元，206X8的存儲單元存儲了由碼元填充轉(zhuǎn)換電路輸輸出的的兩路填充后的信13號(depunc—symbol1,depunc一symbo12);比較電路不斷地比較由存儲單元來的碼元和增刪還原電路輸出的碼元，如有不同，誤碼率監(jiān)視電路中的累加器加一，累加器不斷地記錄傳輸中的誤差并在傳輸完成時將累加結(jié)果輸出。誤碼率監(jiān)視電路的的輸入輸出端口及其連接方式參見表6。表6<table>tableseeoriginaldocumentpage14</column></row><table>權(quán)利要求1.一種參數(shù)可控制的多功能維特比譯碼的電路，其特征在于設(shè)有1)控制接口電路，控制接口電路用于可編參數(shù)控制數(shù)據(jù)輸入的接口部分，控制接口電路的輸入端接輸入的控制參數(shù)，控制參數(shù)由控制接口電路的輸入端寫入，控制接口電路輸入端接控制接口電路內(nèi)部的寄存器，輸入的控制參數(shù)由控制接口電路輸入端寫入到控制接口電路內(nèi)部的寄存器；2)碼元填充轉(zhuǎn)換電路，碼元填充轉(zhuǎn)換電路輸入端接控制接口電路輸出端；3)譯碼核心電路，譯碼核心電路的輸入端聯(lián)接碼元填充轉(zhuǎn)換電路的兩路輸出，碼元填充轉(zhuǎn)換電路的兩路輸出定義為“支路度量1”和“支路度量2”；4)尋徑電路，尋徑電路設(shè)有一個存儲單元，用于存貯幸存路徑，尋徑電路的輸入端分別接控制接口電路的輸出端和譯碼核心電路的輸出端；5)誤碼率監(jiān)視電路，誤碼率監(jiān)視電路設(shè)有編碼器、存儲器和比較電路，編碼器輸入端接尋徑電路的譯碼輸出端，編碼器的輸出信號經(jīng)過增刪還原電路進行增刪操作后接比較電路，比較電路的輸入端分別接存儲器的輸出端和增刪還原電路的輸出端。2.如權(quán)利要求l所述的一種參數(shù)可控制的多功能維特比譯碼的電路，其特征在于控制接口電路設(shè)有16位寄存器和綜合邏輯電路，控制接口電路輸入端接控制接口電路內(nèi)部的16位寄存器，16位控制值代表了不同的譯碼和解壓參數(shù)并由此電路派生到相應(yīng)的被控制單元；綜合邏輯電路產(chǎn)生寄存器的選通信號和數(shù)據(jù)讀出有效的信號，16位的輸入控制參數(shù)與16位的寄存器直接連接；控制接口電路中的綜合邏輯電路的輸出端直接與所有的寄存器使能端連接；所有的16位寄存器輸出端都連接到控制接口電路的輸出端；控制接口電路的兩個輸入端rd一wt與reg—sel直接與綜合邏輯電路連接。3.如權(quán)利要求l所述的一種參數(shù)可控制的多功能維特比譯碼的電路，其特征在于碼元填充轉(zhuǎn)換電路設(shè)有2個碼格式轉(zhuǎn)換電路、2個碼元填充電路、計數(shù)器、2個加法器和寄存器，寄存器的被譯碼的兩路信號輸出端接2個碼格式轉(zhuǎn)換電路，碼格式轉(zhuǎn)換電路的補碼格式信號輸出端接碼元填充電路，數(shù)據(jù)端symboll與symbo12、控制端tran—start與tran—stop分別與4個寄存器連接；symboll、symbo12的寄存器分別與各自的碼格式轉(zhuǎn)換電路連接；碼格式轉(zhuǎn)換電路的輸出與碼元填充電路連接；tran—start和tran—stop的寄存器輸出經(jīng)過兩個門電路后產(chǎn)生的en與所有的寄存器的使能端連接；控制信號輸入punc與p—rate都與兩個碼元填充電路連接。4.如權(quán)利要求1所述的一種參數(shù)可控制的多功能維特比譯碼的電路，其特征在于譯碼核心電路設(shè)有64個加比選電路、32個一位度量選擇單元、16個二位度量選擇單元、8個三位度量選擇單元、4個四位度量選擇單元、2個五位度量選擇單元、六位度量選擇單元、通用計數(shù)器、尋蹤計數(shù)器和邏輯電路，譯碼核心電路的輸入端連接碼元填充轉(zhuǎn)換電路的兩路支路度量輸出bm00與bm01，計數(shù)器的兩個輸出端都與64個加比選電路連接；64個加比選電路的輸出與所有度量選擇單元電路連接，32個一位度量選擇單元的輸出與16個二位度量選擇單元連接；16個二位度量選擇單元的輸出與8個三位度量選擇單元連接；8個三位度量選擇單元的輸出與4個四位度量選擇單元連接；4個四位度量選擇單元的輸出與2個五位度量選擇單元連接；2個五位度量選擇單元的輸出與1個六位度量選擇單元連接。5.如權(quán)利要求l所述的一種參數(shù)可控制的多功能維特比譯碼的電路，其特征在于尋徑電路設(shè)有最大狀態(tài)判定電路、100X64的路徑存儲器、64選一和邏輯電路，在最大狀態(tài)判定電路中，設(shè)有讀寫計數(shù)器、邏輯電路、左右移位電路和選擇電路，最大狀態(tài)判定電路的狀態(tài)輸出與路徑存儲器的地址線連接；路徑存儲器的數(shù)據(jù)輸出端與一64位的寄存器連接；此寄存器的輸出與64選一電路連接；最大狀態(tài)判定電路的6位控制輸出與64選一電路連接；64選一電路的輸出與最大狀態(tài)判定電路連接。6.如權(quán)利要求l所述的一種參數(shù)可控制的多功能維特比譯碼的電路，其特征在于誤碼率監(jiān)視電路設(shè)有維特比編碼電路、增刪還原電路、增刪計數(shù)器、一對比較器，誤碼累加器、206X8存儲器和讀寫計數(shù)器，誤碼率監(jiān)視電路的兩路輸出與增刪還原電路連接；增刪計數(shù)器的輸出與增刪還原電路的控制端連接；讀寫計數(shù)器的兩個8位輸出分別與206X8存儲器的讀寫地址線連接；206X8存儲器的8位讀輸出的每4位分別與兩個比較器連接;增刪還原電路的兩個輸出端分別與兩個比較器連接；兩個比較器的輸出端都與加法器連接；加法器的輸出端與累加器連接。7.如權(quán)利要求6所述的一種參數(shù)可控制的多功能維特比譯碼的電路，其特征在于誤碼率監(jiān)視電路所設(shè)有的編碼器的維特比算法中的約束度參數(shù)為K=7，編碼率參數(shù)為R=l/2;編碼器輸入端接尋徑電路的譯碼輸出端，編碼器的輸出端接增刪還原電路輸入端；比較電路的輸入端分別接存儲器的輸出端和增刪還原電路的輸出端。全文摘要一種參數(shù)可控制的多功能維特比譯碼的電路，涉及一種譯碼電路。提供一種使用靈活、多樣，既可用于傳輸系統(tǒng)中的錯碼糾正，也可用于壓縮碼元的解壓等的參數(shù)可控制的多功能維特比譯碼的電路。設(shè)控制接口電路、碼元填充轉(zhuǎn)換電路、譯碼核心電路、尋徑電路和誤碼率監(jiān)視電路?？刂平涌陔娐份斎攵私涌刂平涌陔娐穬?nèi)部寄存器；碼元填充轉(zhuǎn)換電路輸入端接控制接口電路輸出端；譯碼核心電路輸入端接碼元填充轉(zhuǎn)換電路兩路輸出，尋徑電路輸入端接控制接口電路輸出端和譯碼核心電路輸出端；誤碼率監(jiān)視電路設(shè)編碼器、存儲器和比較電路，編碼器輸入端接尋徑電路的譯碼輸出端，編碼器輸出端接增刪還原電路輸入端，比較電路輸入端接存儲器輸出端和增刪還原電路輸出端。文檔編號H04L1/00GK101272151SQ20081007097公開日2008年9月24日申請日期2008年4月25日優(yōu)先權(quán)日2008年4月25日發(fā)明者王世亮申請人:王世亮