專利名稱：用于sonet的帶內(nèi)fec編碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及光通信系統(tǒng)，尤其涉及在這些網(wǎng)絡(luò)中的前向糾錯(cuò)(FEC)功能。
背景技術(shù)：
由于SONET和SDH的數(shù)據(jù)率達(dá)到了2.5Gbps或更高，因此它們需要通過長光纜傳輸。這使得不僅檢測傳輸中的誤差，而且糾正這些誤差以便防止要求保護(hù)倒換的頻繁誤差條件越來越重要。
在1998年，包括本發(fā)明的申請(qǐng)人在內(nèi)的ANSI T1X1.5技術(shù)小組啟動(dòng)了一項(xiàng)開發(fā)一種帶內(nèi)前向糾錯(cuò)(FEC)算法的標(biāo)準(zhǔn)用于SONET傳輸設(shè)備的工作。(在本申請(qǐng)的下文中稱這個(gè)標(biāo)準(zhǔn)為“標(biāo)準(zhǔn)”)。這個(gè)草案描述了在現(xiàn)有的SONET總開銷內(nèi)傳輸FEC校驗(yàn)位和狀態(tài)/控制位的帶內(nèi)FEC標(biāo)準(zhǔn)。
SONET標(biāo)準(zhǔn)的范圍包括OC-48和OC-192。對(duì)于一個(gè)STS-48分組，這個(gè)標(biāo)準(zhǔn)能提供每行每位片多達(dá)3個(gè)糾錯(cuò)。對(duì)于一個(gè)STS-48幀，能提供3×9行×8位＝216位糾錯(cuò)。整形(conforming)電路也應(yīng)能檢測無法糾正的誤差條件(即，當(dāng)每行每位片超過3個(gè)誤差時(shí))。從概念上講，F(xiàn)EC層下降到低于線路層(line layer)，而且為線路層提供“糾正服務(wù)”。詳情參見這個(gè)申請(qǐng)中包含的標(biāo)準(zhǔn)。
目前存在適用于SONET和SDH的預(yù)期的帶內(nèi)FEC電路和方法，它能滿足所提出的這些標(biāo)準(zhǔn)的要求，而且在電路區(qū)域和編解碼時(shí)間上能提供最佳性能。這個(gè)電路和方法應(yīng)能工作于OC-48和OC-192數(shù)據(jù)率，禁止使用OC-12數(shù)據(jù)，還應(yīng)滿足這些標(biāo)準(zhǔn)的等待時(shí)間要求，而且最好應(yīng)用于高數(shù)據(jù)率。

發(fā)明內(nèi)容
本發(fā)明實(shí)現(xiàn)了作為帶內(nèi)FEC編碼器電路的技術(shù)優(yōu)勢，該編碼器電路包括多個(gè)位FEC編碼器。通過編碼電路的總時(shí)延被標(biāo)稱。該編碼器電路包括一個(gè)控制塊，一個(gè)校驗(yàn)位生成器塊，一個(gè)控制器狀態(tài)機(jī)塊，一個(gè)FSI位插入塊，兩個(gè)不同的插入校驗(yàn)位的功能塊，以及一個(gè)選擇功能塊。這些功能塊滿足SONET標(biāo)準(zhǔn)T1X1.5/99-218R3以及SDH標(biāo)準(zhǔn)ITU-T.G.707/Y.1322。并且可以利用OC-48以及OC-192數(shù)據(jù)工作。在一個(gè)實(shí)施例中，通過該編碼系統(tǒng)的總時(shí)延僅為14ms。


圖1A為10Gbit/s SONET ADM(加/減MUX)的總體方框圖，其中描述了本發(fā)明的FEC的存在；圖1B描述了FEC的生成；圖1C描述了FEC的終止；圖1D為根據(jù)本發(fā)明用于SONET的前向糾錯(cuò)(FEC)系統(tǒng)的總體方框圖；圖2為FEC編碼器的頂層方框圖；圖3為FEC位片編碼器的方框圖；圖4為FEC編碼器的方框圖；圖5為FEC解碼器的頂層方框圖；圖6為位解碼器的方框圖；圖7為FEC位片解碼器的方框圖；圖8為校驗(yàn)位生成器電路的方框圖；圖9為圖8的校驗(yàn)位生成器的信號(hào)時(shí)序圖；圖10A為校正子1計(jì)算電路的方框圖；圖10B為校正子3計(jì)算電路的方框圖；圖10C為校正子5計(jì)算電路的方框圖；圖11示意了校正子G5(α5)計(jì)算電路的計(jì)算過程；圖12為校正子G3(α3)的計(jì)算過程；圖13示意了G3(x)校正子計(jì)算的計(jì)算過程；圖14為sigma3計(jì)算電路的方框圖；圖15為sigma2計(jì)算電路的另一方框圖；圖16A為Chien搜索頂層糾錯(cuò)電路的方框圖；
圖16B為CHIEN_SEARCH_1部件的方框圖；圖16C為CHIEN_SEARCH_CB部件的方框圖；圖18描述了平方電路的公式；圖17描述了圖18的平方電路的計(jì)算過程；圖19描述了乘法器電路的計(jì)算過程；圖20描述了為G1(x)實(shí)現(xiàn)4位并行LFSR的電路；圖21描述了為G3(x)實(shí)現(xiàn)4位并行LFSR的電路；圖22描述了為G5(x)實(shí)現(xiàn)4位并行LFSR的電路；圖23描述了為G(x)實(shí)現(xiàn)4位并行LFSR的電路；圖24描述了圖23電路的計(jì)算過程；圖25描述了加4的伽羅瓦域向量生成器電路的計(jì)算過程；以及圖26描述了用于FEC解碼的反向GF(213)串行向量生成器。
具體實(shí)現(xiàn)方式下面為根據(jù)本發(fā)明的FEC編碼器的詳細(xì)描述和算法。前面提供了SONET標(biāo)準(zhǔn)的概述，因此，SONET標(biāo)準(zhǔn)的理解非常類似于SDH標(biāo)準(zhǔn)，而且本發(fā)明一般應(yīng)用于雖然某些變量有別，但公式和算法在本質(zhì)上相似的標(biāo)準(zhǔn)。FEC編碼的描述和算法該標(biāo)準(zhǔn)規(guī)定了用于編碼任何循環(huán)碼的生成器多項(xiàng)式G(x)＝G1(x)G3(x)G5(x)，式中G1(x)＝x13+x4+x3+x+1G3(x)＝x13+x10+x9+x7+x5+x4+1G5(x)＝x13+x11+x8+x7+x4+x+1碼字C(x)＝I(x)+R(x)信息位I(x)＝a4358x4358+…+a39x39校驗(yàn)位R(x)＝I(x)modG(x)＝a38x38+…+a0縮短的BCH碼源于a(8191，8152)母碼。
該分組大小為STS-48的1行(位片)(每個(gè)分組4320個(gè)信息位加上39個(gè)校驗(yàn)位)。
最小碼距d＝7，可糾正誤差數(shù)t＝3。解碼FEC描述和算法BCH碼的FEC解碼接收碼為r(x)＝C(x)+e(x)，式中C(x)＝傳輸?shù)拇a字e(x)＝誤差模式校正子計(jì)算校正子值Sk＝r(αk)＝C(αk)+e(αj)＝e(αk) 公式2.1由于C(αk)＝0 因此αk為BCH碼的根。
k＝1，3，5，…，2t-1(t為接收碼字中的誤差數(shù)，t≤3)因此，校正子的每個(gè)元Sk只是在x＝αk估計(jì)的誤差模式多項(xiàng)式e(x)我們稱第i個(gè)誤差定位子為Xi，從公式2.1可得到S1＝X1+X2+…XtS2＝(X1)2+(X2)2+(Xt)2公式2.2S2t＝(X1)2t+(X2)2t+(Xt)2tPeterson直接求解方法Peterson表明，利用誤差定位子多項(xiàng)式σ(x)可求解Sk，因?yàn)樵诿總€(gè)誤差定位子估計(jì)的σ(x)等于0。
公式2.3σ(X)＝Xt+σ1Xt-1+…σt 利用二元碼的牛頓識(shí)別(Newton’s identites)，可得到公式2.5S1+σ1＝0S3+S2σ1+S1σ2+σ3＝0S5+S4σ1+S3σ2+S2σ3+S1σ4+σ5＝0，等等。Chien搜索為找到誤差定位子多項(xiàng)式σ(x)的根，即誤差定位子，以及糾正所指示的誤差，使用Chien搜索。Chien搜索順序地通過所有可能的誤差定位子值，并在發(fā)現(xiàn)誤差定位子時(shí)糾正相應(yīng)位。
通過公式2.5除以Xt，滿足σ(x)＝0的x值滿足公式σ1x-1+σ2x-2+...σtx-t＝1測試誤差定位子αn-j等效于尋求σj是否滿足公式2.6∑σtαij＝α0＝1，j＝0，1，2，...，n-1本發(fā)明中的FEC解碼從公式2.2S1＝X1+X2+X3S3＝(X1)3+(X2)3+(X3)3S5＝(X1)5+(X2)5+(X3)5對(duì)于本發(fā)明S1＝r(α)mod G1(α)S3＝r(α3)mod G3(α3)S5＝r(α5)mod G5(α5)從公式2.5求解d1，d2，d3σ1＝S1σ2＝(S12S3+S5)/(S13+S3)σ3＝(S13+S3)+S1σ2只使用S1，S3，S5項(xiàng)是因?yàn)閷?duì)二元碼，S2k＝Sk2，因此(S1)2＝S2，(S1)4＝S4利用2m元GF(2m)的伽羅瓦域特性。在本應(yīng)用中m＝13。
從公式2.6，Chien搜索j，j＝3833，3834，...，8189公式2.7 σ1(αj)+σ2(αj)2+σ3(αj)3＝？1如果公式2.7＝1，則將位置8192-j的位逆轉(zhuǎn)。FEC系統(tǒng)頂層設(shè)計(jì)參考圖1B，一般在10示意一種根據(jù)本發(fā)明優(yōu)選實(shí)施例的用于SONET的帶內(nèi)FEC系統(tǒng)和方法。系統(tǒng)10包括FEC編碼器12和FEC解碼器11。編碼器12還包括校驗(yàn)位生成器14和線性反饋移位寄存器(LFSR)G(x)16。解碼器11包括校正子生成器20、sigma計(jì)算22以及糾錯(cuò)電路24。還提供無法校正誤差的檢測電路26。校正子生成器20進(jìn)一步包括3個(gè)LFSR用于FEC解碼，在圖中表示為27、28和30。乘法器32和平方器34可同時(shí)被sigma計(jì)數(shù)22和糾錯(cuò)電路24使用。糾錯(cuò)電路24包括4個(gè)加4LFSR36和一個(gè)串行LFSR38。
通過示意但并不局限于此，在一個(gè)實(shí)施例中，本發(fā)明10的電路控制4位并行電路工作于78MHz。編碼器12的電路降低了系統(tǒng)10的等待時(shí)間，而且適合一般的STS-48和STS-192 SONET接收機(jī)/發(fā)射機(jī)系統(tǒng)。另外，使用串行電路互補(bǔ)并行電路來完成編碼和解碼。
本發(fā)明相比現(xiàn)有技術(shù)具有多種優(yōu)勢。例如，F(xiàn)EC解碼器14中的解碼電路使用離散數(shù)學(xué)器件計(jì)算GF(2m)，而不是象現(xiàn)有技術(shù)一樣使用ROM表。諸如平方器34和乘法器32的數(shù)學(xué)器件計(jì)算一個(gè)時(shí)鐘周期而不是多個(gè)時(shí)鐘周期。這樣就提高了解碼速度，而且減輕了路由擁塞。這些功能塊被分割以利用離散數(shù)學(xué)電路和并行電路提供短等待時(shí)間(或小時(shí)延)。
在STS-48應(yīng)用中，如圖1A所示，使用4個(gè)獨(dú)立的FEC編碼塊和4個(gè)FEC解碼塊處理字節(jié)中的每個(gè)位。這些功能塊并行工作而且擁有自己的控制器和幀計(jì)數(shù)器，這使得每個(gè)STS-48行能提供多達(dá)24個(gè)突發(fā)糾錯(cuò)。對(duì)解碼器，每個(gè)STS-48提供另一頂層控制塊。
在STS-192應(yīng)用中，使用16個(gè)獨(dú)立的FEC編碼塊和16個(gè)FEC解碼塊處理字節(jié)中的每個(gè)位。這些功能塊并行工作而且擁有自己的控制器和幀計(jì)數(shù)器。對(duì)解碼器，每個(gè)STS-192提供另一頂層控制塊。
對(duì)于更高的數(shù)據(jù)率，如STS-768，使用與STS-48和STS-192相同的方法。FEC編碼器頂層設(shè)計(jì)參考圖2，F(xiàn)EC編碼器12由多個(gè)位FEC編碼器40組成。每個(gè)位編碼器40的設(shè)計(jì)相同。編碼器40由8個(gè)位片編碼器42構(gòu)成。
參考圖3，每個(gè)位片編碼器42由校驗(yàn)位生成器44、開銷插入電路46、行數(shù)據(jù)存儲(chǔ)器48以及FEC開/關(guān)延遲電路50構(gòu)成。
參考圖4，每個(gè)位片編碼器42還包括具有控制器狀態(tài)機(jī)塊54的控制器塊52，校驗(yàn)位生成器塊44，F(xiàn)EC狀態(tài)指示(FSI)位插入塊55，用于插入校驗(yàn)位的2個(gè)不同塊58，以及選擇塊60。這些功能塊實(shí)現(xiàn)和滿足了該標(biāo)準(zhǔn)的要求。通過編碼系統(tǒng)12的總時(shí)延約為14ms?？刂破?2發(fā)送信號(hào)到校驗(yàn)位生成器44以移入信息位，移入0，移出校驗(yàn)位，以及禁止編碼某些位?？刂破?2還發(fā)送幀計(jì)數(shù)器信號(hào)和行尾標(biāo)記符。校驗(yàn)位生成器44生成校驗(yàn)位以插入到段開銷(SOH)和行開銷(LOH)。2個(gè)不同插入塊58插入具有最小時(shí)延和最小校驗(yàn)位存儲(chǔ)空間的校驗(yàn)位。1104×4 RAM59被第二個(gè)校驗(yàn)位插入塊用于延遲數(shù)據(jù)?？刂破鳡顟B(tài)機(jī)54實(shí)現(xiàn)該標(biāo)準(zhǔn)中的狀態(tài)機(jī)要求。數(shù)據(jù)選擇塊60實(shí)現(xiàn)該標(biāo)準(zhǔn)中的不同數(shù)據(jù)選擇模式(1＝啟動(dòng)編碼，2＝帶編碼時(shí)延關(guān)閉編碼，3＝無編碼時(shí)延關(guān)閉編碼)。FEC解碼器的頂層設(shè)計(jì)現(xiàn)在參考圖5，F(xiàn)EC解碼器11由頂層控制器70和各個(gè)FEC位解碼器72構(gòu)成。頂層控制器70有狀態(tài)機(jī)74，用于控制解碼器72發(fā)送使能信號(hào)到各個(gè)位解碼器72。通過解碼系統(tǒng)14的總時(shí)延約為14.6ms。
參考圖6和圖7，每個(gè)位片解碼器78有一個(gè)主控制器76，3個(gè)校正子生成器塊79，3個(gè)校正子校驗(yàn)塊80，計(jì)算sigma2的功能塊82，計(jì)算sigma3的功能塊84，Chien搜索功能塊86，計(jì)數(shù)器87，存儲(chǔ)器(1154×4 RAM)88，糾錯(cuò)功能塊90，誤差計(jì)數(shù)功能塊92，數(shù)據(jù)選擇功能塊94，以及解碼器狀態(tài)功能塊96。
主控制器76發(fā)送信號(hào)以啟動(dòng)/禁止除校正子校驗(yàn)功能塊80外的其它功能塊的功能。校正子校驗(yàn)功能塊80的控制器79生成專用于啟動(dòng)/禁止校正子校驗(yàn)功能80的信號(hào)。校正子生成器78發(fā)送校正子到sigma計(jì)算功能塊82與84，這些功能塊包含離散的乘法、平方和加法電路。Sigma結(jié)果被發(fā)送到Chien搜索86，在此找到誤差多項(xiàng)式的根。Chien搜索功能塊86發(fā)送誤差I(lǐng)D位置到糾錯(cuò)功能塊90，塊90同時(shí)糾正延遲的信息和校驗(yàn)位誤差(多達(dá)3個(gè)誤差)。誤差計(jì)數(shù)功能塊92統(tǒng)計(jì)糾錯(cuò)功能塊90糾正的誤差數(shù)。糾正的信息和校驗(yàn)位被送至校正子校驗(yàn)功能塊80，以檢測無法校正的誤差條件。解碼狀態(tài)功能塊96將通知上一層這種條件?？赡艹霈F(xiàn)信息誤差太大甚至無法由校正子校驗(yàn)器80檢測的情況。這就要依靠B2計(jì)算來檢測這些誤差，如圖1A所示。FEC編碼的校驗(yàn)位生成器現(xiàn)在參考圖1，校驗(yàn)位生成器14從該標(biāo)準(zhǔn)中得到R(X)的公式。
R(x)＝I(x)modG(x)＝a38x38+…+a0G(x)＝G1(x)*G3(x)*G5(x)圖8和圖9詳細(xì)示意了校驗(yàn)位生成器14。校驗(yàn)位生成器14由LFSR 100和102組成。每個(gè)LFSR可同時(shí)工作于4位并行和1位串行39位模式。LFSR 100和102協(xié)同工作使得數(shù)據(jù)能連續(xù)移入并生成校驗(yàn)位。第一LFSR100移入信息位。在每行的結(jié)束，在信息位移入后，第一LFSR 100將其內(nèi)容轉(zhuǎn)儲(chǔ)到第二LFSR 102，LFSR 102立即移入39個(gè)0位而且執(zhí)行模操作。一旦移入0位，第二LFSR 102中的內(nèi)容即包含39個(gè)校驗(yàn)位。接著，校驗(yàn)位每次移出4位到校驗(yàn)位寄存器104，再饋入校驗(yàn)位插入功能塊106。
通過利用GF(213)和模2數(shù)學(xué)運(yùn)算相乘和減去這3個(gè)較小的多項(xiàng)式函數(shù)，可導(dǎo)出LFSR 100和102的串行電路。LFSR 100和102的并行電路與串行電路的函數(shù)相同。圖9描述了校驗(yàn)位生成器14的信號(hào)時(shí)序。執(zhí)行這些功能的LFSR為生成器44。控制器52為編碼器生成包括SHIFT_12_ZERO在內(nèi)的信號(hào)。用于Fed解碼的FEC解碼器校正子生成器現(xiàn)在參考圖10A、圖10B和圖10C，圖1B所示的校正子生成器26、28和30實(shí)現(xiàn)下述公式S1＝r(α)mod G1(α)S3＝r(α3)mod G3(α3)S5＝r(α5)mod G5(α5)校正子生成器26、28和30由計(jì)算校正子1(S1)、校正子3(S3)和校正子5(S5)的三個(gè)功能塊構(gòu)成。每個(gè)功能塊由兩個(gè)線性反饋移位寄存器(LFSR)110和112構(gòu)成。每個(gè)LFSR 110和112能同時(shí)工作于4位并行和1位串行39位模式。這兩個(gè)LFSR 110和112協(xié)同工作，使得數(shù)據(jù)能連續(xù)移入和生成校正子。第一LFSR 110移入信息位。在每行的結(jié)束，在信息位移入后，第一LFSR 110將其內(nèi)容轉(zhuǎn)儲(chǔ)到第二LFSR 112，LFSR112移入39個(gè)校驗(yàn)位而且執(zhí)行模操作。一旦移入校驗(yàn)位，第二LFSR 112中的內(nèi)容即包含該校正子。接著，校驗(yàn)位每次移出4位。
參考圖11和12，為計(jì)算S3和S5，如下求解α3和α5中的校正子。圖9描述了校驗(yàn)位生成器的信號(hào)定時(shí)。執(zhí)行這些信號(hào)的LFSR在79A、79B、79C以及80A、80B和80C示出?？刂破?6和77生成這些定時(shí)信號(hào)，在此使用信號(hào)SHIFT_12_CB。BCH-3的FEC Sigma計(jì)算參考圖14和15，對(duì)BCH-3碼的FEC解碼的sigma計(jì)算是利用離散數(shù)學(xué)器件進(jìn)行的，而且利用并行結(jié)構(gòu)使這個(gè)計(jì)算的等待時(shí)間很短。
這種計(jì)算實(shí)現(xiàn)了公式σ1、σ2和σ3σ1＝S1σ2＝(S12S3+S5)/(S13+S3)σ3＝(S13+S3)+S1σ2本發(fā)明實(shí)現(xiàn)了如圖16、17和18詳細(xì)示意做乘法、平方和立方計(jì)算的常規(guī)乘法器和平方器。立方運(yùn)算是通過將平方器的輸出與其一個(gè)輸入相乘實(shí)現(xiàn)的。加法是利用XOR門實(shí)現(xiàn)的。除法電路基于YuH-Tsuen Horng和Shyue-Win Wei在“用于有限域GF(2m)的快速反向器和除法器”1994IEEE，中提出的電路，其內(nèi)容在此作為參考。
仍參考圖15，sigma2和sigma3計(jì)算電路22還包括S1立方電路124。S1*S3乘法器122為S5加法器電路126提供乘積輸出，而S1立方電路124輸出其立方結(jié)果到S3加法器電路130。S1立方電路124包括一個(gè)乘法器，這個(gè)乘法器取其輸入和平方電路120接收sigma1的結(jié)果。加法器126和130為sigma2除法器電路132提供輸出。
參考圖15，平方器120將2個(gè)輸入相乘并在1個(gè)時(shí)鐘周期輸出結(jié)果。這個(gè)解決方案通常用于GF(213)。對(duì)其他冪次也可使用相同方法，但得到的門將不同。參考圖17和18對(duì)平方器電路、乘法器電路和立方電路的詳細(xì)描述。
對(duì)FEC解碼的糾錯(cuò)現(xiàn)在參考圖16A，本發(fā)明使用并行Chien搜索功能塊每次搜索根4位，如140所示。這種并行方案縮短了等待時(shí)間而且滿足所使用的4位78Mhz數(shù)據(jù)率。串行Chien搜索糾正校驗(yàn)位誤差。Chien搜索功能塊實(shí)現(xiàn)下述公式。
從公式2.6，利用Chien搜索j，j＝3833，3834，...，8189公式2.7σ1(αj)+σ2(αj)2+σ3(αj)3＝1如果公式2.7＝1，那么位置8192-j處的位被逆轉(zhuǎn)。
仍參考圖16A，在140示出了Chien搜索糾錯(cuò)電路。電路140包括Sigma同步器電路142，其有3個(gè)輸出，標(biāo)記為Sigma 1 sync，Sigma 2 sync和Sigma 3 sync，它們的輸出提供給146所示的Chien搜索電路。每個(gè)Chien搜索電路146提供的相應(yīng)輸出表示為誤差I(lǐng)D。
如圖16A所示，CHIEN_SEARCH_1功能塊146，CHIEN_SEARCH_2功能塊147 CHIEN_SEARCH_3功能塊149，以及CHIEN_SEARCH_1功能塊151為信息位誤差和某些校驗(yàn)位誤差(行3、5、6、7、8和9的校驗(yàn)位)生成Error Id。CHIEN_SEARCH_1功能塊146糾正該數(shù)據(jù)比特位置3的誤差。CHIEN_SEARCH_2功能塊147糾正該數(shù)據(jù)比特位置2的誤差。CHIEN_SEARCH_3功能塊149糾正該數(shù)據(jù)比特位置1的誤差。CHIEN_SEARCH_4功能塊151糾正該數(shù)據(jù)比特位置0的誤差。
參考圖16B，其示出了CHIEN_SEARCH_1功能塊的低層。圖中示出了功能塊200生成伽羅瓦域向量(為信息位和校驗(yàn)位)。POWER_GEN1功能塊200為信息位位置和行3、5、6、7、8和9的校驗(yàn)位位置生成伽羅瓦域向量，以發(fā)送到數(shù)學(xué)器件SQUARER功能塊204，CUBER功能塊206、SIGMA1_MULT功能塊210、SIGMA2_MULT功能塊212以及SIGMA3_MULT功能塊214。Sigma乘法器功能塊210、212、和214的結(jié)果被送至ADD_COMPARE功能塊216，生成error_id。CUBER功能塊206由一個(gè)乘法器功能塊構(gòu)成，其從SQUARER功能塊204裝入平方后的結(jié)果。數(shù)學(xué)器件204、206、210、212、214和216實(shí)現(xiàn)Chien搜索公式2.7。每個(gè)CHIEN_SEARCH_2功能塊147 CHIEN_SEARCH_3功能塊149和CHIEN_SEARCH_4功能塊151的低層都類似于圖16B所示的CHIEN_SEARCH_1 146，除了它們生成在數(shù)據(jù)中特定比特位置相關(guān)的不同向量位置。生成的誤差id被糾錯(cuò)功能塊90用于在通過1152×4RAM 88移位時(shí)糾正延遲的數(shù)據(jù)。
圖16C示出了CHIEN_SEARCH_CB功能塊153的低層，153為所有校驗(yàn)位誤差生成Error Ids。圖16C示出了生成串行伽羅瓦域向量的POWER_GEN_CB功能塊218。SQUARER功能塊220、CUBER功能塊222、MULTIPLIER功能塊226、228、230，以及ADD_COMPARE功能塊216為生成的測試錯(cuò)誤根位置的每個(gè)伽羅瓦域向量實(shí)現(xiàn)ChienSearch公式。CUBER功能塊222由一個(gè)乘法器功能塊構(gòu)成，其從SQUARER功能塊220裝入平方后的結(jié)果。CHIEN_SEARCH_CB功能塊153提供的Error Ids用于糾正存儲(chǔ)的校驗(yàn)位，以用于糾錯(cuò)故障檢測校正子校驗(yàn)功能塊80。行1、2和4的校正存儲(chǔ)的校驗(yàn)位在數(shù)據(jù)移過88時(shí)插入到開銷中。
對(duì)FEC解碼的糾錯(cuò)故障檢測“糾正的”信息位和校驗(yàn)位被饋入并行校正子80生成器以判斷校正子是否為0。如果校正子不為0，則糾錯(cuò)宣布失敗。這是確定是否存在3個(gè)以上誤差(最大可糾錯(cuò)數(shù))的一種可靠而簡單的辦法。盡管這個(gè)故障檢測模塊26無法捕獲所有的糾錯(cuò)失敗情況，但這個(gè)方案對(duì)預(yù)測何時(shí)糾錯(cuò)失敗很可靠。校驗(yàn)電路80與用于校正子生成器79的電路相同，因此這個(gè)方法被再次利用而且等待時(shí)間短。如果對(duì)于一個(gè)特定行，總誤差id數(shù)(信息和校驗(yàn)位)大于3，則校驗(yàn)器26宣稱糾錯(cuò)失敗，因?yàn)橐粋€(gè)特定行生成的誤差id應(yīng)為3個(gè)或更少。由于CHIEN_SEARCH_CB功能塊153為所有校驗(yàn)位生成error_id，而其他CHIEN_SEARCHs功能塊146、147、149和151為行3、5、6、7、8和9中的校驗(yàn)位生成error_id。誤差計(jì)數(shù)功能塊92確保校驗(yàn)位error_id在同一行不被計(jì)數(shù)兩次。因此只有CHIEN_SEARCH_CB功能塊153生成的error_id被加入到行1、2和4的其他error_id。
并入-并出GF(213)優(yōu)化的平方器現(xiàn)在參考圖15，為實(shí)現(xiàn)圖16B的sigma2計(jì)算22和Chien搜索，GF(213)向量被平方器120平方。
為比較(Jain，Surendra k.and Parhi，Keshab K.“基于低等待時(shí)間標(biāo)準(zhǔn)的GF(2M)乘法器和平方器結(jié)構(gòu)”IEEE 1995)Jain和Parhi對(duì)平方器的解決方案基本小區(qū)數(shù)m(m/2)＝13(13/2)＝84.50。
等待時(shí)間＝m/2＝6.5＝7個(gè)時(shí)鐘周期。
每個(gè)小區(qū)取3個(gè)2輸入AND，3個(gè)2輸入XOR門和4個(gè)1位鎖存器。GF(213)的總AND門＞253，XOR門＞253，338個(gè)1位鎖存器。
本發(fā)明共23個(gè)XOR門，13個(gè)鎖存器。由于簡化設(shè)計(jì)的門數(shù)少，因此等待時(shí)間＝1個(gè)時(shí)鐘周期。參考圖18，圖18示意了平方器120的計(jì)算。
為適用于VLSI裝置，使用門優(yōu)化的、等待時(shí)間平方電路。
并入并出GF(213)優(yōu)化的乘法器為實(shí)現(xiàn)sigma計(jì)算和Chien搜索，GF(213)向量被乘法器122相乘。本發(fā)明有一個(gè)乘法器122，其取2個(gè)輸入相乘并在1個(gè)時(shí)鐘周期輸出GF(213)的乘法結(jié)果。
為比較(Jain，Surendra k.and Parhi，Keshab K.“基于低等待時(shí)間標(biāo)準(zhǔn)的GF(2M)乘法器和平方器結(jié)構(gòu)”IEEE 1995)Jain和Parhi對(duì)乘法器的解決方案基本小區(qū)數(shù)M2＝169。
等待時(shí)間＝m+1＝14個(gè)時(shí)鐘周期。
基本小區(qū)有2個(gè)2輸入AND門，2個(gè)2輸入XOR門和3個(gè)1位鎖存器。GF(213)的總AND門數(shù)＝338，XOR門＝338，以及507個(gè)1位鎖存器。
本發(fā)明共368個(gè)XOR/AND門，13個(gè)鎖存器。由于不使用流水線結(jié)構(gòu)，因此等待時(shí)間＝1個(gè)時(shí)鐘周期。
該乘法器還有2級(jí)流水線連接以滿足更嚴(yán)格的定時(shí)要求。完成1個(gè)乘法需2個(gè)時(shí)鐘周期。參考圖19，第一級(jí)為TERMS(0-24)，而第二級(jí)為RESULT M(0-12)。
現(xiàn)在參考圖19，其示意了乘法電路122的計(jì)算，包括中間項(xiàng)和GF(213)的減法結(jié)果。
用于FEC解碼的G1(x)LFSR現(xiàn)在參考圖20，圖20描述了實(shí)現(xiàn)4位并行LFSR的電路140G1(x)＝x13+x4+x3+x+1這種LFSR實(shí)現(xiàn)了根據(jù)標(biāo)準(zhǔn)的G1(x)函數(shù)，工作于78Mhz，而且在本例中有4位并行輸入。該電路為校正子生成器電路實(shí)現(xiàn)了4位并行線性移位寄存器(LFSR)，以根據(jù)本發(fā)明實(shí)現(xiàn)FEC。
用于FEC解碼的G3(x)LFSR現(xiàn)在參考圖21，圖21描述了實(shí)現(xiàn)4位并行LFSR的電路150G5(x)＝x13+x10+x9+x7+x5+x4+1
這種LFSR實(shí)現(xiàn)了根據(jù)標(biāo)準(zhǔn)的G3(x)，工作于78Mhz，而且有4位并行輸入。該電路為校正子生成器電路實(shí)現(xiàn)了4位并行線性移位寄存器(LFSR)，以根據(jù)本發(fā)明實(shí)現(xiàn)FEC。
用于FEC解碼的G5(x)LFSR現(xiàn)在參考圖22，圖22描述了實(shí)現(xiàn)4位并行LFSR的電路160G5(x)＝x13+x11+x8+x7+x4+x+1這種LFSR實(shí)現(xiàn)了根據(jù)標(biāo)準(zhǔn)的G5(x)，工作于78Mhz，而且有4位并行輸入。該電路為校驗(yàn)位生成器電路實(shí)現(xiàn)了4位并行線性移位寄存器(LFSR)，以根據(jù)本發(fā)明實(shí)現(xiàn)FEC。
用于FEC解碼的G(x)LFSR現(xiàn)在參考圖23，圖23描述了實(shí)現(xiàn)4位并行LFSR的電路16G(X)＝G1(X)*G3(X)*G5(X)這種LFSR實(shí)現(xiàn)了根據(jù)標(biāo)準(zhǔn)的GX(x)，工作于78Mhz，而且有4位并行輸入。該電路為校驗(yàn)位生成器電路實(shí)現(xiàn)了4位并行線性移位寄存器(LFSR)，以根據(jù)本發(fā)明實(shí)現(xiàn)FEC。圖24描述了4位并行LFSR的計(jì)算。
用于FEC解碼的伽羅瓦域(GF213)“加4”向量生成器電路現(xiàn)在參考圖25，一般在170有4個(gè)伽羅瓦域生成器。由于FEC解碼器11在78Mhz工作于4位并行模式，因此生成4個(gè)GF213向量和饋送4個(gè)Chien搜索電路(用于糾錯(cuò))的電路并行工作以搜索誤差多項(xiàng)式的根。
這個(gè)電路170用于創(chuàng)建加4而不是加1的4個(gè)向量生成器。這個(gè)電路170為基本的GF213向量生成器的變型，由一個(gè)線性反饋移位寄存器構(gòu)成。它加4而不是加1 。
用于FEC解碼的反向(GF 213)串行向量生成器現(xiàn)在參考圖26，在180示出了一個(gè)生成串行GF(213)向量用于校驗(yàn)位的糾錯(cuò)的電路。這個(gè)電路180為下述公式實(shí)現(xiàn)反向串行LFSRG1(x)＝x13+x4+x3+x+1。
參考的標(biāo)準(zhǔn)T1X1.5/99-218R3為本發(fā)明的使用和操作提供了附加的詳細(xì)信息，包括描述帶內(nèi)FEC校驗(yàn)位的位置，狀態(tài)/控制位的位置，碼組定義和交織，STS-N信號(hào)(N＝192)，F(xiàn)EC狀態(tài)指示(FSI)，STS-48信號(hào)的FSI編碼，STS-N信號(hào)(N＝192)，在編碼器和解碼器的B1計(jì)算，以及在編碼器和解碼器的B2計(jì)算。另外，提供了FEC激活和去活的工作狀態(tài)，以及FEC狀態(tài)指示FSI，線AIS與FEC的相互作用，以及相關(guān)的圖表。這個(gè)標(biāo)準(zhǔn)還綜合本發(fā)明到總標(biāo)準(zhǔn)中，它滿足這個(gè)標(biāo)準(zhǔn)的所有要求。
盡管是針對(duì)一個(gè)特定的優(yōu)選實(shí)施例描述本發(fā)明的，但本領(lǐng)域的技術(shù)人員在讀過本發(fā)明后能知道多種變化和改進(jìn)。因此本發(fā)明的目的是，考慮現(xiàn)有技術(shù)盡可能廣泛地解釋所附權(quán)利要求書以包括所有這些變化和改進(jìn)。
權(quán)利要求
1.一種帶內(nèi)FEC編碼器，包括多個(gè)位編碼器，用以接收具有額外開銷的數(shù)據(jù)；一個(gè)用以生成校驗(yàn)位的校驗(yàn)位生成器電路；一個(gè)控制器，可控制地耦合到所述位編碼器以及所述的校驗(yàn)位生成器，所述的控制器將所述的校驗(yàn)位插入到所述數(shù)據(jù)的額外開銷中。
2.根據(jù)權(quán)利要求1的編碼器，其中所述的數(shù)據(jù)額外開銷具有一個(gè)段開銷(SOH)以及行開銷(LOH)，其中所述的校驗(yàn)位由所述的控制器插入到所述的SOH以及LOH中。
3.根據(jù)權(quán)利要求1的編碼器，還包括一個(gè)檢驗(yàn)位插入電路，其響應(yīng)于所述的控制器，并且將所述校驗(yàn)位插入到所述的數(shù)據(jù)額外開銷中。
4.根據(jù)權(quán)利要求2的編碼器，其中所述的校驗(yàn)位插入電路包括一個(gè)第一電路，以及一個(gè)第二電路，該第二電路隨第一電路而變化，以將所述的校驗(yàn)位插入到所述的SOH以及LOH。
5.根據(jù)權(quán)利要求1的編碼器，還包括一個(gè)選擇模式電路，用以選擇性地控制所述編碼的模式。
6.根據(jù)權(quán)利要求5的編碼器，其中所述的選擇模式電路具有一個(gè)編碼所述的第一模式，具有編碼時(shí)延關(guān)閉編碼的第二模式，以及無編碼時(shí)延關(guān)閉編碼的第三模式。
7.根據(jù)權(quán)利要求1的編碼器，其中所述的位編碼器并行配置，以便所述的編碼器時(shí)延少于15ms。
8.根據(jù)權(quán)利要求1的編碼器，其中所述的校驗(yàn)位生成器包括一個(gè)第一線性反饋移位積存器(LFSR)。
9.根據(jù)權(quán)利要求8的編碼器，還包括一個(gè)響應(yīng)于所述第一LFSR的第二LFSR。
10.根據(jù)權(quán)利要求9的編碼器，其中所述第一LFSR和所述第二LFSR工作于并行模式或者1位串行模式。
11.根據(jù)權(quán)利要求9的編碼器，其中所述第一LFSR和所述第二LFSR被這樣配置，即所述的數(shù)據(jù)可以被連續(xù)地移入所述的第一LFSR，并且轉(zhuǎn)儲(chǔ)到所述第二LFSR中，同時(shí)所述的校驗(yàn)位同時(shí)地產(chǎn)生并插入。
12.根據(jù)權(quán)利要求11的編碼器，其中所述的第一LFSR被配置成移入所述的數(shù)據(jù)，并且將所述數(shù)據(jù)轉(zhuǎn)儲(chǔ)到所述第二LFSR中，其中所述第二LFSR用于移入所述的校驗(yàn)位。
13.根據(jù)權(quán)利要求12的編碼器，其中所述的第一LFSR和第二LFSR使用多個(gè)多項(xiàng)式函數(shù)以及模2數(shù)學(xué)運(yùn)算。
14.根據(jù)權(quán)利要求13的編碼器，包括3個(gè)所述的多項(xiàng)式函數(shù)。
15.根據(jù)權(quán)利要求1的編碼器，其中所述的編碼器滿足SDH標(biāo)準(zhǔn)的性能規(guī)范。
16.根據(jù)權(quán)利要求1的編碼器，其中所述的編碼器利用OC-48以及OC-192數(shù)據(jù)工作。
17.一種執(zhí)行帶內(nèi)前向糾錯(cuò)(FEC)的方法，包括步驟a)將具有額外開銷的數(shù)據(jù)移入編碼器中；b)為所述數(shù)據(jù)生成多個(gè)校驗(yàn)位；c)將所述校驗(yàn)位插入所述數(shù)據(jù)額外開銷中。
18.根據(jù)權(quán)利要求17的方法，還包括步驟連續(xù)地將所述數(shù)據(jù)移入所述的編碼器，同時(shí)生成所述的校驗(yàn)位，并且將所述校驗(yàn)位插入到所述額外開銷中。
19.根據(jù)權(quán)利要求17的方法，其中所述的方法遵守SDK標(biāo)準(zhǔn)。
20.根據(jù)權(quán)利要求19的方法，其中所述的額外開銷具有一個(gè)段開銷(SOH)以及行開銷(LOH)，還包括將校驗(yàn)位插入到所述的SOH以及LOH中的步驟。
21.根據(jù)權(quán)利要求17的方法，還包括步驟利用一個(gè)響應(yīng)于控制器的檢驗(yàn)位插入模塊，將所述校驗(yàn)位插入到所述數(shù)據(jù)額外開銷中。
22.根據(jù)權(quán)利要求21的方法，還包括步驟使用一個(gè)校驗(yàn)位插入電路，將所述校驗(yàn)位插入到所述SOH以及LOH中，其中該校驗(yàn)位插入電路包括一個(gè)第一電路，以及隨著第一電路變化的第二電路。
23.根據(jù)權(quán)利要求17的方法，還包括步驟使用一個(gè)用于選擇性地控制所述編碼模式的選擇模式電路，以及使用一個(gè)線性反饋移位積存器(LFSR)來生成所述的校驗(yàn)位。
24.根據(jù)權(quán)利要求17的方法，還包括選擇性地控制所述編碼時(shí)延的步驟。
25.根據(jù)權(quán)利要求23的方法，還包括使用所述的LFSR同時(shí)工作于串行模式以及串行模式的步驟。
26.根據(jù)權(quán)利要求23的方法，其中所述的LFSR利用多個(gè)多項(xiàng)式函數(shù)以及模2數(shù)學(xué)運(yùn)算。
27.根據(jù)權(quán)利要求17的方法，其中所述的數(shù)據(jù)包括OC-48或者OC-192數(shù)據(jù)。
全文摘要
本發(fā)明實(shí)現(xiàn)了作為帶內(nèi)FEC編碼器電路的技術(shù)優(yōu)勢,該編碼器電路包括多個(gè)位FEC編碼器。通過編碼電路的總時(shí)延被標(biāo)稱。該編碼器電路包括一個(gè)控制塊,一個(gè)校驗(yàn)位生成器塊,一個(gè)控制器狀態(tài)機(jī)塊,一個(gè)FSI位插入塊,兩個(gè)不同的插入校驗(yàn)位的功能塊,以及一個(gè)選擇功能塊。這些功能塊滿足SONET標(biāo)準(zhǔn)T1X1.5/99－218R3以及SDH標(biāo)準(zhǔn)ITU－T.G.707/Y.1322,并且可以利用OC－48以及OC－192數(shù)據(jù)工作。在一個(gè)實(shí)施例中,通過該編碼系統(tǒng)的總時(shí)延僅為14ms。
文檔編號(hào)H04Q11/04GK1361604SQ01143829
公開日2002年7月31日 申請(qǐng)日期2001年12月14日 優(yōu)先權(quán)日2000年12月15日
發(fā)明者邁克·雷, 克拉拉·巴龍塞利 申請(qǐng)人:美國阿爾卡塔爾資源有限合伙公司