一種門(mén)控電源電路及門(mén)控電源的產(chǎn)生方法
【專利摘要】本發(fā)明涉及一種門(mén)控電源電路及門(mén)控電源的產(chǎn)生方法，門(mén)控電源電路包括反相器I1、PMOS晶體管P0、NMOS晶體管N1、控制開(kāi)關(guān)及弱電流源，其中的控制開(kāi)關(guān)連接在PMOS晶體管P0的柵端和漏端之間。在門(mén)控電源由VDD轉(zhuǎn)換VDD?|Vtp|的過(guò)程中，控制PMOS晶體管P0的柵端和漏端之間的短接，實(shí)現(xiàn)柵端電荷與漏端電荷之間的電荷分享；加速了門(mén)控電源由VDD轉(zhuǎn)換為VDD?|Vtp|的速度，即優(yōu)化了建立時(shí)間。
【專利說(shuō)明】
一種門(mén)控電源電路及門(mén)控電源的產(chǎn)生方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及電源電路設(shè)計(jì)領(lǐng)域，特別涉及一種門(mén)控電源電路。
【背景技術(shù)】
[0002]集成電路的動(dòng)態(tài)功耗和電源電壓的平方成正比，靜態(tài)功耗與電源電壓成正比，因此，降低電源電壓是減少集成電路動(dòng)態(tài)功耗和靜態(tài)功耗的有效手段。門(mén)控電源作為一種低功耗技術(shù)，由于控制和實(shí)現(xiàn)簡(jiǎn)單，被廣泛的應(yīng)用于處理器CHJ和片上系統(tǒng)SOC中。當(dāng)CPU或SOC需要快速工作時(shí)，門(mén)控電源提供一個(gè)較高的電源電壓，以滿足負(fù)載負(fù)荷的要求，當(dāng)CPU或SOC處于低負(fù)載狀態(tài)或待機(jī)狀態(tài)時(shí)，門(mén)控電源提供一個(gè)較低的電壓，以達(dá)到降低系統(tǒng)功耗的目的。
[0003]傳統(tǒng)的門(mén)控電源電路如圖1所示，包括PMOS晶體管PO、P1、P2，NM0S晶體管NO，反相器10、11。其中Pl的柵端和漏端接在一起，為二極管接法，P2為開(kāi)關(guān)管，NO為長(zhǎng)溝道弱器件，以減少門(mén)控狀態(tài)時(shí)NO的漏電流。
[0004]門(mén)控PG接反相器1的輸入端。門(mén)控反PG_r^反相器1的輸出、Il的輸入，接NO的柵端。Vl接反相器11的輸出，接NO、PO的柵端。VO接NO的漏端，接P2的源端，接PI的漏端和柵端。門(mén)控電源VPG接PO、PI的漏端。電源電壓VDD接PO、PI的源端。接地電壓VSS接NO的源端。為方便描述，假設(shè)VPG端的等效接地負(fù)載電容為CO。
[0005]該門(mén)控電源電路的工作原理如下。
[0006]當(dāng)門(mén)控PG為低時(shí)，門(mén)控反PG_N為高，P2關(guān)斷;Vl為低，NO關(guān)斷，VO保持在一個(gè)接近電源電壓VDD電平;PO導(dǎo)通，門(mén)控電源VPG為電源電壓VDD。
[0007]當(dāng)門(mén)控PG為高時(shí)，Vl為高，PO關(guān)斷，NO導(dǎo)通，NO將VPG的電壓鉗制在VDD- | Vtp |，門(mén)控反PG_N為低，P2導(dǎo)通，VPG和VO連通，保持在VDD-1 Vtp |。
[0008]當(dāng)門(mén)控PG為低時(shí)，由于VPG的初始電壓為VDD，V0的初始態(tài)為接近電源電壓VDD的值。當(dāng)門(mén)控PG由低變高時(shí)，Vl變高，PO關(guān)斷，NO打開(kāi)，NO對(duì)VO放電；門(mén)控反PG_N變低，P2導(dǎo)通，NO通過(guò)VO對(duì)VPG放電直到VPG到達(dá)VDD- | Vtp |。由于NO為長(zhǎng)溝道的弱器件，可以提供的放電電流非常小，因此門(mén)控電源從VDD轉(zhuǎn)換到VDD-1 Vtp I所需要的建立時(shí)間很長(zhǎng)。

【發(fā)明內(nèi)容】

[0009]為了解決現(xiàn)有門(mén)控電源電路電源轉(zhuǎn)換時(shí)間長(zhǎng)的技術(shù)問(wèn)題，本發(fā)明提供一種門(mén)控電源電路及門(mén)控電源的產(chǎn)生方法。
[0010]本發(fā)明的技術(shù)解決方案是:
[0011]本發(fā)明所提供的門(mén)控電源電路，包括反相器11、PMOS晶體管PO、匪OS晶體管N1、控制開(kāi)關(guān)及弱電流源，其特殊之處在于:
[0012]所述反相器Il的輸入端輸入門(mén)控PG，用于將輸入信號(hào)反向，同時(shí)提升帶負(fù)載能力；
[0013]所述控制開(kāi)關(guān)連接在PMOS晶體管PO的柵端和漏端之間，根據(jù)開(kāi)關(guān)控制信號(hào)的邏輯控制PMOS晶體管PO的柵端和漏端之間的短接，實(shí)現(xiàn)柵端電荷與漏端電荷之間的電荷分享；
[0014]所述NMOS晶體管NI的柵端與反相器11的輸出端連接，所述NMOS晶體管NI的源端接VSS;所述NMOS晶體管NI的漏端與PMOS晶體管PO的柵端連接，用于PMOS晶體管PO的導(dǎo)通；
[0015]所述PMOS晶體管PO在控制開(kāi)關(guān)及NMOS晶體管NI的作用下輸出VDD-1 Vtp |或VDD;
[0016]當(dāng)控制開(kāi)關(guān)導(dǎo)通時(shí)，所述弱電流源作為電流偏置，將輸出電壓鉗制在VDD-1Vtp |。
[0017]以上為本發(fā)明的基本結(jié)構(gòu)，基于該基本結(jié)構(gòu)，本發(fā)明還做出以下優(yōu)化限定:
[0018]本發(fā)明的控制開(kāi)關(guān)為PMOS晶體管Pl，所述PMOS晶體管Pl的柵端與反向器Il的輸出端連接，所述PMOS晶體管Pl的漏端與PMOS晶體管PO的柵端連接，所述PMOS晶體管Pl的源端與PMOS晶體管PO的漏端和連接。
[0019]控制開(kāi)關(guān)選為PMOS晶體管PI的優(yōu)點(diǎn)是PMOS晶體管PI傳遞高電平時(shí)沒(méi)有閾值損失，能夠提高輸出電壓的準(zhǔn)確性。
[0020]進(jìn)一步的，本發(fā)明的控制開(kāi)關(guān)還包括NMOS晶體管N2，所述NMOS晶體管N2的柵端連接門(mén)控PG，所述NMOS晶體管N2的源端和漏端與PMOS晶體管Pl并聯(lián)，所述NMOS晶體管N3的作用在相同的性能條件下，能夠節(jié)省面積。
[0021]進(jìn)一步的，本發(fā)明的弱電流源為匪OS晶體管NO，所述NMOS晶體管NO的柵端連接門(mén)控PG，所述匪OS晶體管NO的漏端與PMOS晶體管PO的漏端連接，所述匪OS晶體管NO的源端接VSS0
[0022]再進(jìn)一步的，為了使偏置電流更為穩(wěn)定，本發(fā)明還提供另一種弱電流源結(jié)構(gòu)，該弱電流源包括電阻器RO、由NMOS管N3和NMOS管N5組成的電流鏡電路;連接在匪OS管N3的漏極與所述電阻器RO之間的NMOS管N6，以及連接在NMOS管N3的漏極與PMOS晶體管PO的漏極之間的NMOS管N4 ；所述NMOS管N6與NMOS管N4的柵極連接門(mén)控信號(hào)。
[0023]利用本發(fā)明的門(mén)控電源電路產(chǎn)生門(mén)控電壓VPG的方法，其特殊之處在于:
[0024]當(dāng)所需電壓為高時(shí)，反相器11的輸入門(mén)控PG設(shè)為低，匪OS晶體管NI及PMOS晶體管PO導(dǎo)通，其余器件關(guān)斷，門(mén)控電壓VPG為VDD;
[0025]當(dāng)所需電壓為低時(shí)，反相器Il的輸入門(mén)控PG設(shè)為高，控制開(kāi)關(guān)導(dǎo)通，其余器件關(guān)斷，PMOS晶體管PO的漏端與柵端形成短接，PMOS晶體管PO相當(dāng)于一個(gè)二極管，門(mén)控電壓VPG為VDD-1 Vtp I。
[0026]本發(fā)明與現(xiàn)有技術(shù)相比，有益效果是:
[0027]丨、在門(mén)控電源由VDD轉(zhuǎn)換VDD-| Vtp |的過(guò)程中，本發(fā)明通過(guò)利用VS和VPG的電荷分享，加速了門(mén)控電源由VDD轉(zhuǎn)換為VDD-1 Vtp I的速度，即優(yōu)化了建立時(shí)間。
[0028]2、本發(fā)明只用了兩個(gè)PMOS晶體管，相比傳統(tǒng)技術(shù)的三個(gè)PMOS晶體管，節(jié)省了一個(gè)PMOS晶體管，因而節(jié)省了面積和功耗。
【附圖說(shuō)明】
[0029]圖1為傳統(tǒng)的門(mén)控電源電路設(shè)計(jì)原理圖。
[0030]圖2為本發(fā)明的門(mén)控電源電路設(shè)計(jì)原理圖。
[0031]圖3為本發(fā)明的門(mén)控電源電路的一種實(shí)施例。
[0032]圖4為為本發(fā)明的門(mén)控電源電路的另一種實(shí)施例。
[0033]圖5為本發(fā)明另一種弱電流源結(jié)構(gòu)。
[0034]圖6為傳統(tǒng)技術(shù)與本發(fā)明建立時(shí)間和負(fù)載電容的關(guān)系的比較。
【具體實(shí)施方式】
[0035]下面結(jié)合附圖對(duì)本發(fā)明的實(shí)施方式做進(jìn)一步描述。
[0036]圖3所示為本發(fā)明的門(mén)控電源電路的一種優(yōu)選實(shí)例，包括PMOS晶體管PO、PM0S晶體管PUNMOS晶體管MKNMOS晶體管NI及反相器I I，其中NO為長(zhǎng)溝道弱器件，以減少門(mén)控狀態(tài)時(shí)NO的漏電流。NI尺寸為PMOS晶體管PO、PMOS晶體管PI的I /10。
[0037]門(mén)控PG接反相器II的輸入端，接匪OS晶體管NO的柵端。門(mén)控反PG_r^t反相器I I的輸出，接PMOS晶體管P1、NMOS晶體管NI的柵端。VS接PMOS晶體管P1、NMOS晶體管NI的漏端，接PMOS晶體管PO的柵端。門(mén)控電源VPG接PMOS晶體管PO、NMOS晶體管NO的漏端，接PMOS晶體管Pl的源端。電源電壓VDD接PMOS晶體管PO的源端。接地電壓VSS接NMOS晶體管NO、NM0S晶體管NI的源端。為方便描述，假設(shè)VS端的等效接地負(fù)載電容為Cl，VPG端的等效接地負(fù)載電容為CO ο
[0038]該門(mén)控電源電路的工作原理如下。
[0039]當(dāng)門(mén)控PG為低時(shí)，匪OS晶體管NO關(guān)斷，門(mén)控反PG_N為高，NMOS晶體管NI導(dǎo)通，PMOS晶體管PI關(guān)斷，VS為低，PMOS晶體管PO導(dǎo)通，門(mén)控電源VPG為電源電壓VDD。
[0040]當(dāng)門(mén)控PG為高時(shí)，門(mén)控反PG_N為低，匪OS晶體管NI關(guān)斷，PMOS晶體管Pl導(dǎo)通，VS和VPG連接起來(lái)，即PMOS晶體管PO的漏端和柵端短接，相當(dāng)于一個(gè)二極管，VPG的電壓為VDD-Vtp I，其中Vtp為PMOS晶體管PO的閾值電壓。同時(shí)，NMOS晶體管NO導(dǎo)通，作為電流偏置，將VPG的電壓鉗制在VDD-1 Vtp |。
[0041 ]當(dāng)門(mén)控PG為低時(shí)，由于VPG的初始電壓為VDD，VS的初始態(tài)為VSS，當(dāng)門(mén)控PG由低變高時(shí)，門(mén)控反PG_N變低，NMOS晶體管NI關(guān)斷，PMOS晶體管Pl導(dǎo)通，在VS和VPG之間發(fā)生電荷分享，VS上升，VPG下降。由于PMOS晶體管Pl的尺寸很大，提供電流的能量很大，因此這一過(guò)程非?？?。由電荷守恒可知，電荷分享最終使得VS = VPG = C0.VDD/(C0+C1)。通過(guò)計(jì)算，根據(jù)CO的值，S卩門(mén)控電源電壓VPG的等效接地負(fù)載電容，來(lái)選擇合適的PMOS晶體管PO、PMOS晶體管Pl的尺寸，可以使得C0.VDD/(C0+C1)的值接近VDD-|Vtp|，可以達(dá)到建立時(shí)間最優(yōu)。電流偏置NMOS晶體管NO提供的電流可以作為補(bǔ)充，將電壓C0.VDD/(C0+C1)拉至并鉗制在VDD-Vtp I ο
[0042]如圖6所示，為傳統(tǒng)技術(shù)與本發(fā)明建立時(shí)間和負(fù)載電容的關(guān)系的比較。圖6中，縱軸為門(mén)控電源的建立時(shí)間，即PG的上升沿，到VPG從VDD變化到VDD- | Vtp |所需要的時(shí)間，單位為秒。橫軸為等效接地負(fù)載電容CO的值，從I皮到10皮，每I皮一個(gè)步進(jìn)，單位是法拉。由圖可知，在不同的等效接地負(fù)載電容CO的值，本發(fā)明的建立時(shí)間都要比傳統(tǒng)技術(shù)小。在等效接地負(fù)載電容CO位5皮法時(shí)，傳統(tǒng)技術(shù)的建立時(shí)間為2微秒，本發(fā)明為不到I微秒，減少了 I微秒?？傊?，相比傳統(tǒng)技術(shù)，本發(fā)明的建立時(shí)間有了很大的優(yōu)化。
【主權(quán)項(xiàng)】
1.一種門(mén)控電源電路，包括反相器11、PMOS晶體管PO、匪OS晶體管N1、控制開(kāi)關(guān)及弱電流源，其特征在于: 所述反相器Il的輸入端輸入門(mén)控PG，用于將輸入信號(hào)反向，同時(shí)提升帶負(fù)載能力；所述控制開(kāi)關(guān)連接在PMOS晶體管PO的柵端和漏端之間，根據(jù)開(kāi)關(guān)控制信號(hào)的邏輯控制PMOS晶體管PO的柵端和漏端之間的短接，實(shí)現(xiàn)柵端電荷與漏端電荷之間的電荷分享； 所述NMOS晶體管NI的柵端與反相器11的輸出端連接，所述匪OS晶體管NI的源端接VSS;所述NMOS晶體管NI的漏端與PMOS晶體管PO的柵端連接，用于PMOS晶體管PO的導(dǎo)通； 所述PMOS晶體管PO在控制開(kāi)關(guān)及NMOS晶體管NI的作用下輸出VDD-1 Vtp |或VDD; 當(dāng)控制開(kāi)關(guān)導(dǎo)通時(shí)，所述弱電流源作為電流偏置，將輸出電壓鉗制在VDD-1 Vtp I。2.根據(jù)權(quán)利要求1所述的門(mén)控電源電路，其特征在于: 所述控制開(kāi)關(guān)為PMOS晶體管Pl，所述PMOS晶體管Pl的柵端與反向器Il的輸出端連接，所述PMOS晶體管Pl的漏端與PMOS晶體管PO的柵端連接，所述PMOS晶體管Pl的源端與PMOS晶體管PO的漏端連接。3.根據(jù)權(quán)利要求2所述的門(mén)控電源電路，其特征在于: 所述控制開(kāi)關(guān)還包括匪OS晶體管N2，所述匪OS晶體管N2的柵端連接門(mén)控PG，所述匪OS晶體管N2的源端和漏端與PMOS晶體管Pl并聯(lián)。4.根據(jù)權(quán)利要求1或2或3所述的門(mén)控電源電路，其特征在于: 所述弱電流源為匪OS晶體管NO，所述匪OS晶體管NO的柵端連接門(mén)控PG，所述匪OS晶體管NO的漏端與PMOS晶體管PO的漏端連接，所述NMOS晶體管NO的源端接VSS。5.根據(jù)權(quán)利要求1或2或3所述的門(mén)控電源電路，其特征在于: 所述弱電流源包括電阻器RO、由匪OS管N3和匪OS管N5組成的電流鏡電路;連接在匪OS管N3的漏極與所述電阻器RO之間的NMOS管N6，以及連接在NMOS管N3的漏極與PMOS晶體管PO的漏極之間的NMOS管N4;所述NMOS管N6與NMOS管N4的柵極連接門(mén)控信號(hào)。6.根據(jù)權(quán)利要求4所述的門(mén)控電源電路，其特征在于:所述NMOS晶體管NO為長(zhǎng)溝道弱器件。7.根據(jù)權(quán)利要求6所述的門(mén)控電源電路，其特征在于:所述NMOS晶體管NI的尺寸為PO、Pl的1/10。8.利用權(quán)利要求1或2或3或4或5或6或7所述的門(mén)控電源電路產(chǎn)生門(mén)控電壓VPG的方法，其特征在于: 當(dāng)所需電壓為高時(shí)，反相器Il的輸入門(mén)控PG設(shè)為低，匪OS晶體管NI及PMOS晶體管PO導(dǎo)通，其余器件關(guān)斷，門(mén)控電壓VPG為VDD; 當(dāng)所需電壓為低時(shí)，反相器Il的輸入門(mén)控PG設(shè)為高，控制開(kāi)關(guān)導(dǎo)通，其余器件關(guān)斷，PMOS晶體管PO的漏端與柵端形成短接，PMOS晶體管PO相當(dāng)于一個(gè)二極管，門(mén)控電壓VPG為VDD-1 Vtp I。
【文檔編號(hào)】H03K17/687GK105897230SQ201610339526
【公開(kāi)日】2016年8月24日
【申請(qǐng)日】2016年5月20日
【發(fā)明人】熊保玉, 拜福君, 梁星
【申請(qǐng)人】西安紫光國(guó)芯半導(dǎo)體有限公司