一種寬電源、高穩(wěn)定性的石英晶體振蕩電路的制作方法
【專利摘要】一種寬電源、高穩(wěn)定性的石英晶體振蕩電路，涉及集成電路技術(shù)領(lǐng)域。本發(fā)明包括選頻網(wǎng)絡(luò)電路、偏置電路一、偏置電路二、放大器電路和輸出電路。同現(xiàn)有技術(shù)相比，本發(fā)明是一種具備低電源電壓、輸出頻率穩(wěn)定的晶體振蕩電路，能充分保證振蕩電路工作的可靠性。
【專利說明】
一種寬電源、高穩(wěn)定性的石英晶體振蕩電路
技術(shù)領(lǐng)域
[0001] 本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別是可集成到芯片內(nèi)部的一種寬電源、高穩(wěn)定 性的石英晶體振蕩電路。
【背景技術(shù)】
[0002] 隨著大規(guī)模集成電路的高速發(fā)展，特別是在全球定位系統(tǒng)、計量、通信、時間和頻 率計量等領(lǐng)域，對基準(zhǔn)頻率源的通用度、精確度、穩(wěn)定度提出了越來越高的要求。因而，對寬 電源、高穩(wěn)定性石英晶體震蕩電路的設(shè)計和研究具有非常重要的意義。
[0003] 參看圖1，現(xiàn)有技術(shù)中，集成電路里常用的皮爾斯晶體振蕩器電路包括反饋放大器 電路、選頻網(wǎng)絡(luò)電路和緩沖級。反饋放大器電路：限流電阻(或者是有源電阻、電流源）一端 接電源VDD，另一端接MP1晶體管的源極，MP1晶體管的漏極接麗1晶體管的漏極，并作為 反饋放大器的輸出端Vout，MNl晶體管的源極接限流電阻(或者是有源電阻、電流源)一端， 另一端接VSS，MN1晶體管的柵極和MP1晶體管的柵極相連接，并作為反饋放大器的輸入端 Vin。反饋電阻為反饋放大器提供直流偏置，Vin和Vout之間增加的反饋電阻使放大器在 Vout = Vin時產(chǎn)生偏置，迫使反相器工作在線性區(qū)域，但反饋電阻直接作為負(fù)載功耗太大， 且電阻占用的版圖面積大，不利于芯片集成。選頻網(wǎng)絡(luò)電路：電容器的一端接地VSS，另一 端接石英晶體的一端，電容器的一端接地VSS，另一端接石英晶體的另一端。
[0004] 傳統(tǒng)的皮爾斯晶體振蕩器電路由于反饋電阻漢彳提供直流偏置，使得反相器的輸 入端（Vin)等于輸出端（Vout),也就是Vout = Vin=VDD/2,此時反相器的跨導(dǎo)為：
當(dāng)電源電壓VDD很低時，反相器工作區(qū)會脫離了線性區(qū)，即使在線性區(qū)，反相器的增益 也很小，振蕩電路也很難起振，并且但反饋電阻直接作為負(fù)載功耗太大，且電阻占用的版 圖面積大，不利于芯片集成。
[0005] 傳統(tǒng)的皮爾斯晶體振蕩器電路很難抑制低頻干擾噪聲，造成輸出頻率的不穩(wěn)定。
[0006] 綜上所述，現(xiàn)有技術(shù)中的晶體振蕩電路低電壓下很難工作，電路的干擾噪聲對輸 出頻率的穩(wěn)定性影響很大，這些都不能很好滿足現(xiàn)在集成電路對寬電源、高穩(wěn)定性輸出頻 率的要求。

【發(fā)明內(nèi)容】

[0007] 針對上述現(xiàn)有技術(shù)中存在的不足，本發(fā)明的目的是提供一種寬電源、高穩(wěn)定的石 英晶體振蕩電路。它是一種具備低電源電壓、輸出頻率穩(wěn)定的晶體振蕩電路，能充分保證振 蕩電路工作的可靠性。
[0008] 為了達(dá)到上述發(fā)明目的，本發(fā)明的技術(shù)方案以如下方式實現(xiàn)： 一種寬電源、高穩(wěn)定性的石英晶體振蕩電路，其結(jié)構(gòu)特點是，它包括選頻網(wǎng)絡(luò)電路、偏 置電路一、偏置電路二、放大器電路和輸出電路。
[0009] 選頻網(wǎng)絡(luò)電路包括：第一電容器、第二電容器和第一晶體振蕩器。第一電容器的一 端和第二電容器的一端相連接并接地VSS，第一電容的另一端接第一晶體振蕩器的XTAL_ OUT端并作為選頻網(wǎng)絡(luò)的輸出端，第二電容器的另一端接第一晶體振蕩器的XTAL_IN端并 作為選頻網(wǎng)絡(luò)的輸入端。
[0010] 偏置電路一包括：第五PM0S晶體管、第四PM0S晶體管和第三PM0S晶體管。第五 PM0S晶體管的源極接電源VDD，第五PM0S晶體管的漏極接其柵極并作為偏置電路的輸入端 Iin，第五PM0S晶體管的柵極還連接到第四PM0S晶體管的柵極，第四PM0S晶體管的源極接 電源VDD，第四PM0S晶體管的漏極接第四NM0S晶體管的漏極，第四PM0S晶體管的柵極接第 三PM0S晶體管的柵極，第三PM0S晶體管的源極接電源VDD，第三PM0S晶體管的漏極作為偏 置電路的第一輸出端Ioutl。
[0011] 偏置電路二包括：第四NM0S晶體管和第三NM0S晶體管。第四NM0S晶體管的源極 接地VSS，第四NM0S晶體的柵極接其漏極，并接第三NM0S晶體管的柵極，第三NM0S晶體管 的漏極作為偏置電路的第二輸出端I〇ut2。
[0012] 放大器電路包括：第二NM0S晶體管、第一 NM0S晶體管、第一 PM0S晶體管、第二 PM0S晶體管、第三電容器和第四電容器。第二NM0S晶體管的漏極接偏置電路的第一輸出 端Ioutl，并接第二NM0S晶體管柵極，第二NM0S晶體管的源極接第一 NM0S晶體管的漏極， 第一 NM0S晶體管的源極接地VSS，第一 NM0S晶體管的柵極接第二NM0S晶體管的柵極，第 三電容器的一端接第一 NM0S晶體管的柵極，第三電容器另一端接第四電容器的一端并作 為放大器的輸入端，第四電容器的另一端接第一 PM0S晶體管的柵極，第一 PM0S晶體管的源 極接電源VDD，第一 PM0S晶體管的漏極接第二PM0S晶體管的源極，第一 PM0S晶體管的柵 極接第二PM0S晶體管的柵極，第二PM0S晶體管的漏極接偏置電路的第二輸出端Iout2,并 接第二PM0S晶體管的柵極，第一 NM0S晶體管的漏極與第一 PM0S晶體管的漏極相連接，并 作為放大器的輸出端XTAL0UT。放大器電路的輸入端與第一晶體振蕩器的XTAL_IN端相連 接，放大器電路的輸出端CL0CK_0UT與第一晶體振蕩器的XTAL_0UT端相連接。
[0013] 輸出電路包括：依次連接的第一施密特觸發(fā)器、第一 CMOS反相器和第二CMOS反 相器。第一施密特觸發(fā)器的輸入端CL0CK_IN接放大器的輸出端XTAL0UT，第二CMOS反相器 的輸出端CL0CK_0UT輸出一個穩(wěn)定的時鐘信號。
[0014] 在上述的石英晶體振蕩電路中，所述放大器電路中的第三電容器和第四電容器采 用原生電容器；所述第一 NMOS晶體管、第二NMOS晶體管、第一 PMOS晶體管和第二PMOS晶 體管采用原生晶體管。
[0015] 本發(fā)明由于采用了上述的結(jié)構(gòu)，與現(xiàn)有的技術(shù)方案相比，具有以下優(yōu)勢： 1)本發(fā)明放大器電路中的第一 NM0S晶體管和第一 PM0S晶體管的柵極電壓由偏置電路 提供，具有更高的電壓轉(zhuǎn)換電流的能力，所以放大器比傳統(tǒng)的皮爾斯反相器具有更大的增
[0016] 2)本發(fā)明放大器電路中的第三電容器和第四電容器起到了隔直流和高通濾波器 的作用，第三電容器和第四電容器既可以穩(wěn)定直流偏置不被破壞，又可以將低頻的干擾信 號衰減掉，這樣可以讓輸出的頻率更加穩(wěn)定。
[0017] 3)本發(fā)明放大器電路中的第二NM0S晶體管和第二PM0S晶體管采用二極管連接的 形式，使得第一 NM0S晶體管和第一 PM0S晶體管的柵極電壓提高一個Vgs，這樣可以支持低 電源下工作，也就是振蕩電路可以在電源下正常起振，特別符合現(xiàn)代對低電源工作的需求。
[0018] 4)本發(fā)明放大器電路中不再使用反饋電阻，這樣可以減小振蕩電路的功耗，又可 以減小電路版圖的面積，有利于晶體振蕩電路的集成和成本降低。
[0019] 下面結(jié)合附圖和【具體實施方式】對本發(fā)明做進(jìn)一步說明。
【附圖說明】
[0020] 圖1為現(xiàn)有技術(shù)中石英晶體振蕩電路意圖； 圖2為本發(fā)明實施例中的石英晶體振蕩示意圖。
【具體實施方式】
[0021] 參看圖2,本發(fā)明振蕩電路包括選頻網(wǎng)絡(luò)電路101、偏置電路一 102_1、偏置電路二 102_2、放大器電路103和輸出電路104。
[0022] 選頻網(wǎng)絡(luò)電路101包括：第一電容器C1、第二電容器C2和第一晶體振蕩器。第一 電容器C1的一端和第二電容器C2的一端相連接并接地VSS，第一電容C1的另一端接第一 晶體振蕩器的XTAL_0UT端并作為選頻網(wǎng)絡(luò)的輸出端，第二電容器C2的另一端接第一晶體 振蕩器的XTAL_IN端并作為選頻網(wǎng)絡(luò)的輸入端。
[0023] 偏置電路一 102_1包括：第五PM0S晶體管MP5、第四PM0S晶體管MP4和第三PM0S 晶體管MP3。第五PMOS晶體管MP5的源極接電源VDD，第五PMOS晶體管MP5的漏極接其柵 極并作為偏置電路的輸入端Iin，第五PM0S晶體管MP5的柵極還連接到第四PM0S晶體管 MP4的柵極，第四PM0S晶體管MP4的源極接電源VDD，第四PM0S晶體管MP4的漏極接第四 NM0S晶體管MN4的漏極，第四PM0S晶體管MP4的柵極接第三PM0S晶體管MP3的柵極，第三 PM0S晶體管MP3的源極接電源VDD，第三PM0S晶體管MP3的漏極作為偏置電路的第一輸出 端 Ioutl〇
[0024] 偏置電路二102_2包括：第四NMOS晶體管MN4和第三NMOS晶體管麗3。第四NMOS 晶體管MN4的源極接地VSS，第四NMOS晶體MN4的柵極接其漏極，并接第三NMOS晶體管MN3 的柵極，第三NM0S晶體管麗3的漏極作為偏置電路的第二輸出端Iout2。
[0025] 放大器電路103包括：第二NMOS晶體管麗2、第一 NMOS晶體管麗1、第一 PMOS晶 體管MP1、第二PM0S晶體管MP2、第三電容器C3和第四電容器C4。第二NM0S晶體管麗2 的漏極接偏置電路的第一輸出端Ioutl，并接第二NMOS晶體管麗2柵極，第二NMOS晶體 管麗2的源極接第一 NM0S晶體管麗1的漏極，第一 NM0S晶體管麗1的源極接地VSS，第一 NM0S晶體管麗1的柵極接第二NM0S晶體管麗2的柵極，第三電容器C3的一端接第一 NM0S 晶體管MN1的柵極，第三電容器C3另一端接第四電容器C4的一端并作為放大器的輸入端， 第四電容器C4的另一端接第一 PM0S晶體管MP1的柵極，第一 PM0S晶體管MP1的源極接電 源VDD，第一 PM0S晶體管MP1的漏極接第二PM0S晶體管MP2的源極，第一 PM0S晶體管MP1 的柵極接第二PM0S晶體管MP2的柵極，第二PM0S晶體管MP2的漏極接偏置電路的第二輸 出端Iout2,并接第二PM0S晶體管MP2的柵極，第一 NM0S晶體管MN1的漏極與第一 PM0S晶 體管MP1的漏極相連接，并作為放大器的輸出端XTAL0UT。放大器電路103的輸入端與第一 晶體振蕩器的XTAL_IN端相連接，放大器電路103的輸出端CL0CK_0UT與第一晶體振蕩器 的XTAL_0UT端相連接。
[0026] 輸出電路104包括：依次連接的第一施密特觸發(fā)器S1、第一 CMOS反相器2和第 二CMOS反相器3。第一施密特觸發(fā)器S1的輸入端CL0CK_IN接放大器的輸出端XTAL0UT， 第二CMOS反相器3的輸出端CL0CK_0UT輸出一個穩(wěn)定的時鐘信號。
[0027] 放大器電路103中的第三電容器C3和第四電容器C4采用原生電容器。第一 NM0S 晶體管MN1、第二NM0S晶體管MN2、第一 PM0S晶體管MP1和第二PM0S晶體管MP2采用原生 晶體管。
[0028] 參看圖2,本發(fā)明晶體振蕩電路的工作過程為： 當(dāng)選用不同特征頻率的石英晶體時本發(fā)明電路就能產(chǎn)生相應(yīng)的振蕩頻率，第一電容器 C1、第二電容器C2與石英晶體一起構(gòu)成上述所述的選頻網(wǎng)絡(luò)電路101，并提供180°的相 移。
[0029] 本發(fā)明中的偏置電路一 102_1和偏置電路二102_2為本發(fā)明中的放大器電路103 提供直流偏置，從電路低功耗和振蕩頻率幅值要求上考慮，輸入電流I in不能太大。為了保 證上述所述的放大器電路103中的第一 NM0S晶體管麗1和第一 PM0S晶體管MP1工作在飽 和區(qū)：
同理可得 為了保證輸出頻率的最大擺幅，我們可以令
的值 可以同過設(shè)置放大器電路第一 NMOS晶體管麗1和第一 PMOS晶體管MP1寬長比進(jìn)行設(shè) 置。所以可得放大器第一 NMOS晶體管麗1的跨導(dǎo)
(10) 由公式（8)、（10)可得出：
同理可得放大器第一 PMOS晶體管MP1的跨導(dǎo)：
通過公式（10)、（11)可知：上述放大器的跨與
許與公式（4)相 比可看出Gm > ，所以在同樣的寬長比的情況下本發(fā)明的放大器增益會比傳統(tǒng)的反相 器的增益大很多，并且不再需要反饋電阻做直流偏置，這樣既可以減小電路的功耗又可以 較小電路的版圖面積。
[0030] 同時，由公式（8)和（9)可知，上述所述的放大器電路第一 NM0S晶體管麗1的偏置 電壓比傳統(tǒng)的反相器偏置電壓I
和第一 PM0S晶體 管MP1的偏置電壓比傳統(tǒng)的反相器偏置電壓彳[：
，這樣 本發(fā)明所述的放大器更適合低電源電壓工作。
[0031] 本發(fā)明放大器電路103中的第三電容器C3和第四電容器C4,既可以隔斷直流，以 避免直流偏置被破壞，又可以起到高通濾波器的作用，這樣可以很好地濾掉低頻噪聲，降 低了噪聲對振蕩器頻率的影響，從而大大提高了振蕩電路輸出時鐘信號的穩(wěn)定性。
[0032] 為本發(fā)明中第一晶體振蕩器可選擇的輸出信號整形電路，XTAL_IN端和XTAL_0UT 端的信號均為非標(biāo)準(zhǔn)的正弦信號。因此，在第一晶體振蕩器輸出端設(shè)計了輸出緩沖電路， 對振蕩器輸出信號進(jìn)行放大整形。
[0033] 由上述可見，本發(fā)明實施例通過偏置電路一 1〇2_1、偏置電路二102_2和放大器電 路103,可以有效地起到對晶體振蕩器的增益控制和幅度控制，從而可以控制平衡時的振蕩 輸出信號的幅度和電路的功耗大小。而且本發(fā)明的晶體振蕩電路還可以在較低的電源下工 作，具有更寬的應(yīng)用范圍。本發(fā)明實施例通過第三電容器C3和第四電容器C4的引入和放 大器本身的特性，可以更好地濾去輸出信號的高次諧波，降低電路的輸出噪聲。
[0034] 需要說明的是，上述實施方式僅以示意方式說明本發(fā)明的基本思路，與本發(fā)明中 有關(guān)的組成電路而非按照實際實施時的組成電路數(shù)目、形狀、器件排列方式、連接方式繪 制。其實際實施時各電路的型態(tài)、數(shù)量、連接方式、器件排列方式、器件參數(shù)可為隨意的改 變。
[0035] 以上所述的實施例僅是本發(fā)明較佳的實施例而已，不能限制本發(fā)明技術(shù)方案的延 伸。凡屬本領(lǐng)域技術(shù)人員在本發(fā)明技術(shù)方案基礎(chǔ)上所作的任何公知技術(shù)的修改、等同變化 和顯而易見的改換等，均應(yīng)屬于本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項】
1. 一種寬電源、高穩(wěn)定性的石英晶體振蕩電路，其特征在于，它包括選頻網(wǎng)絡(luò)電路 (101 )、偏置電路一（1〇2_1 )、偏置電路二（102_2)、放大器電路（103)和輸出電路（104); 選頻網(wǎng)絡(luò)電路（101)包括：第一電容器（C1)、第二電容器（C2)和第一晶體振蕩器，第一 電容器（Cl)的一端和第二電容器（C2)的一端相連接并接地VSS，第一電容（Cl)的另一端 接第一晶體振蕩器的XTAL_OUT端并作為選頻網(wǎng)絡(luò)的輸出端，第二電容器（C2)的另一端接 第一晶體振蕩器的XTAL_IN端并作為選頻網(wǎng)絡(luò)的輸入端； 偏置電路一（1〇2_1)包括：第五PMOS晶體管（MP5)、第四PMOS晶體管（MP4)和第三PMOS 晶體管（MP3);第五PMOS晶體管（MP5)的源極接電源VDD，第五PMOS晶體管（MP5)的漏極接 其柵極并作為偏置電路的輸入端Iin，第五PMOS晶體管（MP5)的柵極還連接到第四PMOS晶 體管（MP4)的柵極，第四PMOS晶體管（MP4)的源極接電源VDD，第四PMOS晶體管（MP4)的 漏極接第四NMOS晶體管（MM)的漏極，第四PMOS晶體管（MP4)的柵極接第三PMOS晶體管 (MP3)的柵極，第三PMOS晶體管（MP3)的源極接電源VDD，第三PMOS晶體管（MP3)的漏極作 為偏置電路的第一輸出端Ioutl ; 偏置電路二（1〇2_2)包括：第四NMOS晶體管（MM)和第三NMOS晶體管（MN3);第四NMOS 晶體管（MM)的源極接地VSS，第四NMOS晶體（MM)的柵極接其漏極，并接第三NMOS晶體 管（麗3)的柵極，第三NMOS晶體管（麗3)的漏極作為偏置電路的第二輸出端Iout2 ; 放大器電路（103)包括：第二NMOS晶體管（MN2)、第一 NMOS晶體管（MN1)、第一 PMOS晶 體管（MP1)、第二PMOS晶體管（MP2 )、第三電容器（C3 )和第四電容器（C4);第二NMOS晶體管 (麗2)的漏極接偏置電路的第一輸出端Ioutl，并接第二NMOS晶體管（麗2)柵極，第二NMOS 晶體管（麗2)的源極接第一 NMOS晶體管（麗1)的漏極，第一 NMOS晶體管（麗1)的源極接地 VSS，第一 NMOS晶體管（麗1)的柵極接第二NMOS晶體管（麗2)的柵極，第三電容器（C3)的 一端接第一 NMOS晶體管（MNl)的柵極，第三電容器（C3)另一端接第四電容器（C4)的一端 并作為放大器的輸入端，第四電容器（C4)的另一端接第一 PMOS晶體管（MPl)的柵極，第一 PMOS晶體管（MPl)的源極接電源VDD，第一 PMOS晶體管（MPl)的漏極接第二PMOS晶體管 (MP2)的源極，第一 PMOS晶體管（MPl)的柵極接第二PMOS晶體管（MP2)的柵極，第二PMOS 晶體管（MP2)的漏極接偏置電路的第二輸出端Iout2,并接第二PMOS晶體管（MP2)的柵極， 第一 NMOS晶體管（MN1)的漏極與第一 PMOS晶體管（MP1)的漏極相連接，并作為放大器的輸 出端XTAL0UT ;放大器電路（103)的輸入端與第一晶體振蕩器的XTAL_IN端相連接，放大器 電路（103)的輸出端CL0CK_0UT與第一晶體振蕩器的XTAL_0UT端相連接； 輸出電路（104)包括：依次連接的第一施密特觸發(fā)器（S1)、第一 CMOS反相器（2)和 第二CMOS反相器（3);第一施密特觸發(fā)器（SI)的輸入端CL0CK_IN接放大器的輸出端 XTAL0UT，第二CMOS反相器（3)的輸出端CL0CK_0UT輸出一個穩(wěn)定的時鐘信號。2. 如權(quán)利要求1所述的石英晶體振蕩電路，其特征在于，所述放大器電路（103)中的第 三電容器（C3)和第四電容器（C4)采用原生電容器；所述第一 NMOS晶體管（MN1)、第二NMOS 晶體管（麗2)、第一 PMOS晶體管（MPl)和第二PMOS晶體管（MP2)采用原生晶體管。
【文檔編號】H03B5/04GK105897164SQ201410193545
【公開日】2016年8月24日
【申請日】2014年5月9日
【發(fā)明人】孫志亮, 霍俊杰, 朱永成, 黃鈞, 陳震
【申請人】北京同方微電子有限公司