使用低面積和低功率鎖存器的集成時(shí)鐘門控單元的制作方法
【技術(shù)領(lǐng)域】
[0001] 本公開的實(shí)施例涉及一種集成電路中基于低功率鎖存器的集成時(shí)鐘門控（ICG) 單元。
【背景技術(shù)】
[0002] 時(shí)序電路占據(jù)約50%的數(shù)字設(shè)計(jì)。集成時(shí)鐘門控（ICG)技術(shù)用于通過防止各個(gè)觸 發(fā)器當(dāng)不使用時(shí)在邏輯狀態(tài)之間切換來(lái)降低功耗。因此，由于時(shí)鐘切換所導(dǎo)致的時(shí)鐘功耗 降低。在集成時(shí)鐘門控中，不對(duì)電路的功能做出貢獻(xiàn)的觸發(fā)器被選擇性地停用?；谔囟?的條件激活或停用ICG單元。針對(duì)禁用時(shí)鐘單元的條件是一種設(shè)計(jì)選擇。在高級(jí)數(shù)字設(shè)計(jì) 中，使用導(dǎo)致增加的功耗的若干時(shí)鐘門控單元。
[0003] 在功率關(guān)鍵的數(shù)字設(shè)計(jì)中，需要更多的觸發(fā)器進(jìn)行時(shí)鐘門控，這成比例地增加了 數(shù)字設(shè)計(jì)中的ICG單元的數(shù)量。在一個(gè)示例中，當(dāng)時(shí)序電路占據(jù)50%的數(shù)字設(shè)計(jì)時(shí)并且ICG 單元將時(shí)鐘輸入驅(qū)動(dòng)到四個(gè)翻轉(zhuǎn)（flop)時(shí)，ICG單元占據(jù)約5%到7%的數(shù)字設(shè)計(jì)。比較 IC的單元之間的功耗的百分比是：邏輯實(shí)現(xiàn)消耗總功率的29%、觸發(fā)器消耗27%、RAM消 耗18%、時(shí)鐘樹消耗16%并且ICG消耗10%。明顯的是，ICG單元的功耗和/或面積的減 少將直接改善數(shù)字設(shè)計(jì)的總體功耗。

【發(fā)明內(nèi)容】

[0004] 本
【發(fā)明內(nèi)容】
被提供以符合37C. F. R. § 1. 73,要求本發(fā)明的內(nèi)容簡(jiǎn)要地指示本發(fā)明 的性質(zhì)和本質(zhì)。本
【發(fā)明內(nèi)容】
是通過以下理解提交的：本
【發(fā)明內(nèi)容】
將不用于解釋或限制權(quán)利 要求的范圍或含義。
[0005] -個(gè)實(shí)施例提供了一種鎖存器。該鎖存器包括三態(tài)反相器，該三態(tài)反相器接收鎖 存器輸入和時(shí)鐘輸入。反相邏輯門接收該時(shí)鐘輸入和該三態(tài)反相器的輸出。該反相邏輯門 生成控制信號(hào)。該控制信號(hào)激活該三態(tài)反相器。第一反相器接收該三態(tài)反相器的該輸出并 且生成第一反相輸出。半三態(tài)反相器接收該控制信號(hào)、該時(shí)鐘輸入和該第一反相輸出。輸 出反相器接收該三態(tài)反相器的該輸出并且生成鎖存器輸出。
[0006] 另一個(gè)實(shí)施例提供了一種ICG(集成時(shí)鐘門控）單元。該ICG單元包括第一邏輯 門，該第一邏輯門接收使能信號(hào)并且生成鎖存器輸入。鎖存器耦合到該第一邏輯門并且接 收該鎖存器輸入和時(shí)鐘輸入。該鎖存器包括三態(tài)反相器和反相邏輯門。該三態(tài)反相器由該 反相邏輯門所生成的控制信號(hào)激活。第二邏輯門接收該控制信號(hào)并且生成門控時(shí)鐘。
[0007] 在以下附圖和【具體實(shí)施方式】中提供其他方面和示例實(shí)施例。
【附圖說明】
[0008] 圖1不出了鎖存器的不意圖；
[0009] 圖2示出了根據(jù)一個(gè)實(shí)施例的鎖存器的示意圖；
[0010] 圖3示出了根據(jù)一個(gè)實(shí)施例的鎖存器的晶體管級(jí)別實(shí)現(xiàn)方式的示意圖；
[0011] 圖4示出了根據(jù)一個(gè)實(shí)施例的鎖存器的示意圖；
[0012] 圖5示出了根據(jù)一個(gè)實(shí)施例的鎖存器的晶體管級(jí)別實(shí)現(xiàn)方式的示意圖；
[0013] 圖6示出了根據(jù)一個(gè)實(shí)施例的集成時(shí)鐘門控（ICG)單元的示意圖；以及
[0014] 圖7示出了根據(jù)一個(gè)實(shí)施例的數(shù)字邏輯塊的示意圖。
【具體實(shí)施方式】
[0015] 圖1示出了鎖存器100的示意圖。鎖存器100包括第一三態(tài)反相器105,該第一三 態(tài)反相器接收鎖存器輸入D 102、時(shí)鐘輸入CLK 104和反相時(shí)鐘輸入CLKZ 108。節(jié)點(diǎn)'A'耦 合到第一三態(tài)反相器105。第一反相器106親合到節(jié)點(diǎn)'A'。第一反相器106接收第一三 態(tài)反相器105的輸出。節(jié)點(diǎn)'B'接收第一反相器106的輸出。第二三態(tài)反相器110耦合到 節(jié)點(diǎn)'B'并且接收第一反相器106的該輸出。第二三態(tài)反相器110接收時(shí)鐘輸入CLK 104 和反相時(shí)鐘輸入CLKZ108。
[0016] 節(jié)點(diǎn)'A'接收第二三態(tài)反相器110的輸出。輸出反相器150耦合到鎖存器100。輸 出反相器150親合到節(jié)點(diǎn)'A'并且接收第一三態(tài)反相器105的該輸出。輸出反相器150生 成鎖存器輸出Q 152。第二反相器115接收時(shí)鐘輸入CLK 104并且生成反相時(shí)鐘輸入CLKZ 108〇
[0017] 現(xiàn)在解釋在圖1中示出的鎖存器100的操作。當(dāng)鎖存器輸入D 102處于邏輯'0' 并且時(shí)鐘輸入CLK 104處于邏輯'0'時(shí)，第一三態(tài)反相器105的輸出處于邏輯'1'。因此， 節(jié)點(diǎn)'A'處于邏輯'1'。第一反相器106在節(jié)點(diǎn)'B'處生成邏輯'0'。當(dāng)時(shí)鐘輸入CLK 104 處于邏輯'0'時(shí)，第二三態(tài)反相器110被停用。輸出反相器150生成處于邏輯'0'的鎖存 器輸出Q 152。使用第二反相器115在鎖存器100中生成反相時(shí)鐘輸入CLKZ 108。反相時(shí) 鐘輸入CLKZ 108處于邏輯' Γ。
[0018] 反相時(shí)鐘輸入CLKZ 108被提供給第一三態(tài)反相器105和第二三態(tài)反相器110。使 用晶體管實(shí)現(xiàn)上述所有邏輯塊。鎖存器是集成時(shí)鐘門控（IGC)單元的基礎(chǔ)。將明顯的是， 如果鎖存器100中的晶體管的數(shù)量以某種方式減少，假設(shè)ICG單元的功能保持相同，則ICG 單元的功耗能夠降低。同樣，減少接收時(shí)鐘輸入CLK 104或反相時(shí)鐘輸入CLKZ的晶體管的 數(shù)量將對(duì)ICG單元的功耗具有顯著的影響，由于這些晶體管總是隨著CLK和CLKZ切換而不 管是否存在數(shù)據(jù)轉(zhuǎn)變。
[0019] 如圖1所示，鎖存器100中的功耗取決于接收不斷切換輸入的晶體管。例如，第 一三態(tài)反相器105、第二三態(tài)反相器110和第二反相器115。在第一三態(tài)反相器105和第 二三態(tài)反相器110中的每一個(gè)處，由于時(shí)鐘輸入CLK 104和反相時(shí)鐘輸入CLKZ 108兩者的 不斷切換導(dǎo)致存在兩個(gè)時(shí)鐘柵電容。
[0020] 在第二反相器115處，存在兩個(gè)時(shí)鐘柵電容，因?yàn)閮蓚€(gè)晶體管接收不斷切換時(shí)鐘 輸入CLK 104。因此，總共六個(gè)柵電容成為鎖存器100內(nèi)的功耗的原因。明顯的是，如果鎖 存器中的功耗能夠降低，則ICG單元的總體功耗能夠降低。
[0021] 圖2示出了根據(jù)一個(gè)實(shí)施例的鎖存器200的示意圖。在一個(gè)示例中，鎖存器200 是低電平觸發(fā)的鎖存器。鎖存器200包括三態(tài)反相器205。三態(tài)反相器205接收鎖存器輸 入（D) 202和時(shí)鐘輸入CLK 204。節(jié)點(diǎn)'A'接收三態(tài)反相器205的輸出。節(jié)點(diǎn)'A'耦合到反 相邏輯門206。反相邏輯門206接收三態(tài)反相器205的該輸出以及時(shí)鐘輸入CLK 204。
[0022] 在節(jié)點(diǎn)'B'處接收反相邏輯門206的輸出。第一反相器208耦合到節(jié)點(diǎn)'A'并且 接收三態(tài)反相器205的該輸出。第一反相器208生成第一反相輸出N1212。
[0023] 半三態(tài)反相器210包括第三PMOS晶體管214。第三PMOS晶體管214的柵極端子耦 合到節(jié)點(diǎn)'B'。第三NMOS晶體管216耦合到第三PMOS晶體管214的漏極端子。第三PMOS 晶體管214的該漏極端子和第三NMOS晶體管216的漏極端子耦合到節(jié)點(diǎn)'A'并且接收三態(tài) 反相器205的該輸出。該第三NMOS晶體管的柵極端子接收時(shí)鐘輸入CLK 204。第四NMOS 晶體管218耦合到第三NMOS晶體管216的源極端子。第四NMOS晶體管218的柵極端子耦 合到第一反相器208并且接收第一反相輸出N1212。第四NMOS晶體管218的該源極端子和 第三PMOS晶體管214的源極端子分別耦合到接地和電源端子（V dd)。
[0024] 輸出反相器250耦合到鎖存器200。輸出反相器250耦合到節(jié)點(diǎn)'A'并且生成鎖 存器輸出Q 252。在一個(gè)示例中，鎖存器200被配置成用于接收清零信號(hào)和預(yù)設(shè)信號(hào)中的至 少一個(gè)。該清零信號(hào)將存儲(chǔ)在鎖存器200中的比特/位值清零。該預(yù)設(shè)信號(hào)將存儲(chǔ)在鎖存 器200中的比特值設(shè)置為預(yù)定義的值。鎖存器200可包括本領(lǐng)域技術(shù)人員已知的一個(gè)或更 多個(gè)附加部件或輸入并且為了簡(jiǎn)明本描述而未在此對(duì)其進(jìn)行討論。
[0025] 現(xiàn)在解釋在圖2中示出的鎖存器200的操作。三態(tài)反相器205將鎖存器輸入D 202 反相以便生成三態(tài)反相器205的該輸出。節(jié)點(diǎn)'A'接收三態(tài)反相器205的該輸出。反相邏 輯門206接收時(shí)鐘輸入CLK 204和三態(tài)反相器205的該輸出并且生成控制信號(hào)（CNT) 207。
[0026] 在一個(gè)實(shí)施例中，該反相邏輯門是與非門。在另一個(gè)實(shí)施例中，當(dāng)鎖存器200是低 電平觸發(fā)的鎖存器時(shí)，反相邏輯門206是與非門，而當(dāng)鎖存器200是高電平觸發(fā)的鎖存器 時(shí)，反相邏輯門206是或非門。三態(tài)反相器205接收控制信號(hào)（CNT) 207?？刂菩盘?hào)（CNT) 207 激活三態(tài)反相器205。在一個(gè)示例中，在接收到控制信號(hào)（CNT) 207和時(shí)鐘輸入CLK 204的 確定相時(shí)，三態(tài)反相器205被激活。
[0027] 在一個(gè)版本中，當(dāng)時(shí)鐘輸入CLK 204在低電平觸發(fā)的鎖存器中處于邏輯'0'時(shí)，控 制信號(hào)（CNT) 207和時(shí)鐘輸入CLK 204激活三態(tài)反相器205,從而使得三態(tài)反相器205的該 輸出是鎖存器輸入D 202的反相。第一反相器208接收三態(tài)反相器205的該輸出并且生成 第一反相輸出N1212。輸出反相器250將三態(tài)反相器205的該輸出反相以便生成鎖存器輸 出Q 252。當(dāng)時(shí)鐘輸入CLK 204處于邏輯'1'時(shí)，三態(tài)反相器205被停用并且鎖存器200通 過反相邏輯門206和半三態(tài)反相器210中的背靠背反相保持?jǐn)?shù)據(jù)。
[0028] 現(xiàn)在借助邏輯狀態(tài)解釋鎖存器200的操作。在第一狀態(tài)下，時(shí)鐘輸入CLK 204處 于邏輯'〇'并且鎖存器輸入D 202處于邏輯'0'。三態(tài)反相器205的該輸出處于邏輯'1'， 即，節(jié)點(diǎn)'A'處于邏輯'1'。當(dāng)鎖存器200是低電平觸發(fā)的鎖存器時(shí)，反相邏輯門206是與 非門。因此，節(jié)點(diǎn)'B'處于邏輯'l'，即，當(dāng)時(shí)鐘輸出CLK 204處于邏輯'0'時(shí)，反相邏輯門 206所生成的控制信號(hào)（CNT) 207處于邏輯' Γ。
[0029] 控制信號(hào)（CNT) 207和時(shí)鐘輸入CLK 204激活三態(tài)反相器205。節(jié)點(diǎn)'B'處的邏輯 ' Γ使第三PMOS晶體管214停用。由于時(shí)鐘輸入CLK 204處于邏輯'0'，第三NMOS晶體管 216被停用。同樣，第一反相器208所生成的第一反相輸出N1212處于使第四NMOS晶體管 218停用的邏輯'0'。
[0030] 假設(shè)鎖存器輸出Q 252的初始值是邏輯'1'。輸出反相器250從節(jié)點(diǎn)'A'接收邏 輯' Γ并且因此鎖存器輸出Q 252轉(zhuǎn)變到邏輯'0'。
[0031] 在第二狀態(tài)下，時(shí)鐘輸入CLK 204轉(zhuǎn)變到邏輯'1'而鎖存器輸入D 202仍處于邏 輯'0'。節(jié)點(diǎn)'A'繼續(xù)處于邏輯'1'。反相邏輯門206的該輸出轉(zhuǎn)變到邏輯'0'。因此，節(jié) 點(diǎn)'B'處于邏輯'0'，即，反相邏輯門206所生成的控制信