一種用于彈光調(diào)制的數(shù)字鎖相硬件電路的制作方法
【技術領域】
[0001]本發(fā)明涉及一種用于彈光調(diào)制的數(shù)字鎖相硬件電路，是一種能夠?qū)崿F(xiàn)對彈光調(diào)制驅(qū)動信號頻率控制，對經(jīng)過調(diào)制的光波的1、2、3倍頻信號進行數(shù)字鎖相的處理電路，屬于彈光調(diào)制技術的硬件實現(xiàn)技術領域。
【背景技術】
[0002]在光電與傳感技術的發(fā)展進程中，微弱信號被淹沒在強噪聲背景中的情形時有出現(xiàn)，鎖相放大器能夠?qū)ζ渌绞綗o法測量的微弱量進行測量，例如微電壓、微電流等，被廣泛應用于物理、化學、生物醫(yī)學、遙感等多種領域。
[0003]該技術根據(jù)噪聲與參考信號不相關性，而被噪聲淹沒的被測信號與參考信號有著非常高的相關性的原理進行設計?，F(xiàn)有的數(shù)字鎖相器，需要參考通道以信號輸入通道相同的采樣速率提供數(shù)字相敏檢波器所需要的相位信息，因此對得到的相位信息的準確性，對數(shù)字鎖相的效果有巨大的影響，針對現(xiàn)有數(shù)字鎖相器，彈光調(diào)制信號提供的參考信號與模擬信號頻率很難完全一致，造成相位的相對不穩(wěn)定，影響最終測得數(shù)據(jù)的準確性。在同一FPGA中使用多通道數(shù)字頻率合成技術(Direct Digital Synthesis DDS)，由同一頻率控制字控制彈光調(diào)制器驅(qū)動控制信號與數(shù)字鎖相參考信號的產(chǎn)生。

【發(fā)明內(nèi)容】

[0004]為了克服現(xiàn)有技術中所存在的不足，提供一種保證彈光調(diào)制器驅(qū)動控制信號與數(shù)字鎖相參考信號頻率一致、并對調(diào)制后的信號進行數(shù)字鎖相處理的硬件電路，該彈光調(diào)制器的驅(qū)動控制和數(shù)據(jù)處理可以并行進行，效率高、準確性高、實時性好。
[0005]為了解決上述技術問題，本發(fā)明采用的技術方案為:
[0006]一種用于彈光調(diào)制的數(shù)字鎖相硬件電路，包括FPGA控制與處理模塊、高壓驅(qū)動模塊、彈光調(diào)制器、探測器、模擬信號放大模塊、單端轉(zhuǎn)差分模塊、AD采集模塊、USB傳輸模塊、Labview顯示模塊和電源模塊，所述FPGA控制與處理模塊、高壓驅(qū)動模塊、彈光調(diào)制器、探測器、模擬信號放大模塊、單端轉(zhuǎn)差分模塊、AD采集模塊依次連接，所述AD采集模塊與FPGA控制與處理模塊連接，所述FPGA控制與處理模塊通過USB傳輸模塊與Labview顯示模塊連接。
[0007]所述FPGA控制與處理模塊的芯片選用EP1C6Q240C8，控制高壓驅(qū)動模塊、模擬信號放大模塊和AD采集模塊，將采回的數(shù)據(jù)處理后通過USB傳輸模塊輸出到Labview顯示模塊。
[0008]所述高壓驅(qū)動模塊包括功率放大電路、充放電回路和阻抗匹配電路，所述功率放大電路接收FPGA控制與處理模塊的控制信號，所述充放電回路為LC震蕩提供充電和放電回路，所述阻抗匹配電路將電感L和電容C相匹配，使負載電路諧振，通過對電容C的充電和放電實現(xiàn)諧振和電壓放大。
[0009]所述彈光調(diào)制器的彈光晶體為砸化鋅，在FPGA控制與處理模塊的控制下工作在諧振狀態(tài)。
[0010]所述探測器的型號為PDA10A，探測波長為200-1100nm，帶寬范圍0-180MHZ，最小等效噪聲功率3.5X 10_nW/Hz1/2，充分將調(diào)制后的光信號轉(zhuǎn)化為電信號輸出。
[0011]所述模擬信號放大模塊包括固定電壓放大和放大可調(diào)電路，所述固定電壓放大接收探測器的信號，將微弱信號進行電壓放大，經(jīng)放大可調(diào)電路作為AD采集模塊的輸入信號，所述放大可調(diào)電路的放大器型號為AD8250，具有寬電源電壓范圍，數(shù)字式或引腳可編程，可編程增益:1、2、5、10。
[0012]所述單端轉(zhuǎn)差分模塊接收放大后的模擬信號，實現(xiàn)單端轉(zhuǎn)差分信號。
[0013]所述AD采集模塊接收單端轉(zhuǎn)差分模塊轉(zhuǎn)換后的模擬信號，F(xiàn)PGA輸出控制信號，控制AD采集模塊采集，并將結(jié)果輸入FPGA控制與處理模塊，所述AD采集模塊采用AD8138與AD9220芯片級聯(lián)，AD8138實現(xiàn)單端至差分的轉(zhuǎn)換和共模電平移位，模擬輸入范圍-4.7V-3.4V，具有1MHz的采樣率，12位數(shù)字輸出。
[0014]所述USB傳輸模塊的控制芯片型號選用CY7C68013A-56PVXI，負責將FPGA控制與處理模塊采集并處理后的數(shù)據(jù)發(fā)送到Labview顯示模塊進行顯示。
[0015]所述電源模塊包括可調(diào)數(shù)字電源、模擬電源和數(shù)字電源，為其他模塊進行供電。
[0016]與現(xiàn)有技術相比本發(fā)明所具有的有益效果為:
[0017]I)數(shù)字鎖相的模擬控制信號與參考信號在同一 FPGA的同一頻率控制字下產(chǎn)生，保證頻率的一致性，系統(tǒng)數(shù)字鎖相的結(jié)果誤差小；
[0018]2)改變頻率控制字，可實現(xiàn)對鎖相頻率進行微調(diào)，彈光調(diào)制晶體諧振頻率漂移時和采用不同彈光晶體時實現(xiàn)在新的諧振頻率上鎖相，應用靈活方便；
[0019]3)系統(tǒng)AD采集時鐘與DDS中驅(qū)動信號及參考信號的參考時鐘為同一時鐘，保證模擬信號與參考信號相對相位的穩(wěn)定，具有較高的準確性、穩(wěn)定性；
[0020]4)系統(tǒng)設計1、2、3倍頻參考頻率，只要主控芯片F(xiàn)PGA資源滿足，可實現(xiàn)更多倍頻鎖相，電路具有較大應用空間；
[0021]5)電路采用FPGA控制，Labview顯示的結(jié)構(gòu)，數(shù)據(jù)采集處理與傳輸同時進行，電路具有較高的效率。
【附圖說明】
[0022]下面通過附圖對本發(fā)明的【具體實施方式】作進一步詳細的說明。
[0023]圖1為數(shù)字鎖相電路框圖；
[0024]圖2為高壓驅(qū)動模塊電路原理圖；
[0025]圖3為彈光調(diào)制光路原理圖；
[0026]圖4為模擬信號放大與AD采集電路框圖；
[0027]圖5為FPGA控制與數(shù)據(jù)處理框圖；
[0028]圖6為FPGA與USB數(shù)據(jù)傳輸模塊框圖。
[0029]圖中:1為FPGA控制與處理模塊、2為高壓驅(qū)動模塊、3為彈光調(diào)制器、4為探測器、5為模擬信號放大模塊、6為單端轉(zhuǎn)差分模塊、7為AD采集模塊、8為USB傳輸模塊、9為Labview顯示模塊、10為電源模塊、11為功率放大電路、12為充放電回路、13為阻抗匹配電路、14為固定電壓放大、15為放大可調(diào)電路。
【具體實施方式】
[0030]下面實施例結(jié)合附圖對本發(fā)明作進一步詳細的說明。
[0031]如圖1至圖6所示，一種用于彈光調(diào)制的高靈敏數(shù)字鎖相器的結(jié)構(gòu)，包括:功率放大模塊11，接收FPGA控制與處理模塊I的控制信號，F(xiàn)PGA輸出的信號控制驅(qū)動電壓的頻率，彈光調(diào)制器3工作在諧振狀態(tài)，把激勵信號放大，為充放電回路12提供足夠大的功率信號；充放電回路12，為LC震蕩提供充電和放電回路；阻抗匹配電路13，將電感L和電容C相匹配，使負載電路諧振，通過對電容C的充電和放電實現(xiàn)諧振和電壓放大；模擬信號放大模塊5，接收探測器4的信號，將微弱信號進行電壓放大，作為AD采集模塊7的輸入信號；單端轉(zhuǎn)差分模塊6，接收放大后的模擬信號，實現(xiàn)單端轉(zhuǎn)差分信號；AD采集模塊7，接收放大后的模擬信號，F(xiàn)PGA為AD提供時鐘，控制AD采集，將轉(zhuǎn)換后的信號發(fā)送到FPGA ；FPGA控制與數(shù)據(jù)處理模塊1，控制高壓驅(qū)動模塊2、模擬信號放大模塊5、AD采集模塊7，將采回的數(shù)據(jù)處理后通過USB發(fā)送出去；USB數(shù)據(jù)傳輸模塊8，負責將FPGA采集并處理后的數(shù)據(jù)，發(fā)送到Labview顯示模塊9顯示；電源模塊10，為電路其他模塊供電。
[0032]優(yōu)選地，所述彈光調(diào)制器3的彈光調(diào)制晶體為砸化鋅，對近、中紅外輻射有很好的透過性，調(diào)制速率高、穩(wěn)定性好、光譜范圍大。
[0033]優(yōu)選地，所述探測器4型號為PDA10A，其特征在于，探測波長為200-1100nm，帶寬范圍0-180MHZ，最小等效噪聲功率3.5X 10_nW/Hz1/2，充分將調(diào)制后的光信號轉(zhuǎn)化為電信號輸出。
[0034]優(yōu)選地，所述高壓驅(qū)動模塊2設計為一種基于LC諧振升壓原理的高壓驅(qū)動電路，Q值高，輸出電壓高，穩(wěn)定性好，帶負載能力強，驅(qū)動電壓頻率可控。
[0035]優(yōu)選地，所述模擬信號放大模塊5中的放大器型號為AD8250，寬電源電壓范圍，數(shù)字式或引腳可編程，可編程增益:1、2、5、10。
[0036]優(yōu)選地，所述的AD采集模塊7采用AD8138與AD9220芯片級聯(lián)，AD8138實現(xiàn)單端至差分的轉(zhuǎn)換和共模電平移位，模擬輸入范圍-4.7V-3.4V,具有1MHz的采樣率，12位數(shù)字輸出。
[0037]優(yōu)選地，所述的FPGA控制與處理模塊I的芯片型號為EP1C6Q240C8，對驅(qū)動電路進行驅(qū)動控制，AD采集與控制，將采集的數(shù)據(jù)與內(nèi)部產(chǎn)生的信號進行乘累加再平方和的處理，再通過USB接口傳到Labview。
[0038]優(yōu)選地，所述的USB傳輸模塊8的控制芯片型號為CY7C68013A-56PVXI，F(xiàn)PGA控制USB的讀寫設置，數(shù)據(jù)處理的新一個周期內(nèi)將上一周期得到的數(shù)據(jù)