積分器輸出擺幅降低的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體上涉及降低輸出擺幅，更具體地涉及降低Σ Δ (sigma-delta)模數(shù)轉(zhuǎn)換器中的積分器輸出擺幅。
【背景技術(shù)】
[0002]基于Σ Λ調(diào)制的模數(shù)轉(zhuǎn)換器(ADC)已經(jīng)被廣泛用于數(shù)字音頻和高精度樂器系統(tǒng)。近來，隨著時間連續(xù)Σ Δ調(diào)制器被越來越多地用于納米互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)設(shè)計(jì)，Σ AADC被常用于基礎(chǔ)寬帶無線電接收器。一般，Σ Λ ADC具有回路濾波器，其包括(一連串)一個或多個運(yùn)算放大器(opamp)積分器，其中每個運(yùn)算放大器積分器可具有輸入處的電阻器、運(yùn)算放大器和反饋路徑中的電容器。N階Σ Λ ADC可具有回路濾波器中的N個級的運(yùn)算放大器積分器，回路濾波器布置用于產(chǎn)生用于粗量化模數(shù)轉(zhuǎn)換器的輸出從而產(chǎn)生脈沖串。脈沖串隨后作為輸入被提供給返回至回路濾波器的反饋路徑中的數(shù)模轉(zhuǎn)換器。如果粗量化ADC產(chǎn)生I位數(shù)字輸出脈沖串，數(shù)字輸出通常被提供給數(shù)字濾波器和抽取器以產(chǎn)生多位數(shù)字輸出。
[0003]時間連續(xù)Σ Δ調(diào)制器的效率是回路濾波器中的級的信號增益的函數(shù)。在設(shè)計(jì)時間連續(xù)Σ Δ (CTSD)ADC時，一個設(shè)計(jì)目標(biāo)是針對給定積分器增益降低積分器輸出擺幅，由此放大器失真更小而且電流消耗更低。具有諸如信號傳遞函數(shù)(STF)之類的有利特征的拓?fù)浣Y(jié)構(gòu)通常受困于前端級中的低信號增益，從而限制了其效率。低信號增益是積分器輸出處的必須被縮小至符合所用電路的擺幅限制內(nèi)的大擺幅導(dǎo)致的結(jié)果。如果信號擺幅可以減小而不影響信號傳遞函數(shù)(STF)，則回路濾波器保持期望的特性同時增大了效率。積分器輸出擺幅由系數(shù)大小和電源電壓凈空確定。當(dāng)積分器被縮放用于更小的擺幅時，積分器的AC增益也下降。這種實(shí)施方式會導(dǎo)致源于運(yùn)算放大器積分器的后續(xù)級的大的噪聲成分。如果積分器級的未縮小的輸出擺幅可減小，則其縮放后的信號增益將增大。因此，期望降低運(yùn)算放大器輸出擺幅而不顯著地影響STF和/或損害性能。

【發(fā)明內(nèi)容】

[0004]本發(fā)明總體上涉及用于降低適合于時間連續(xù)Σ Δ模數(shù)轉(zhuǎn)換器的回路濾波器的積分器的輸出擺幅的設(shè)備和方法?；芈窞V波器被配置成過濾模擬輸入Vin，而且回路濾波器包括一連串運(yùn)算放大器積分器。進(jìn)入該一連串運(yùn)算放大器積分器的輸入是Vin，而且運(yùn)算放大器積分器的一個或多個輸出被提供給模數(shù)轉(zhuǎn)換器以產(chǎn)生數(shù)字輸出dTOT。具體地，回路濾波器包括一個或多個反饋路徑用于降低積分器輸出擺幅。在一個(容性耦接的)反饋路徑中，第一反饋電壓輸出數(shù)模轉(zhuǎn)換器Vdac2將(1tjt作為輸入并且其電壓輸出通過第一電容器Cdac2連接至該一連串運(yùn)算放大器積分器中的第一運(yùn)算放大器的輸入節(jié)點(diǎn)。
[0005]第一反饋電壓輸出數(shù)模轉(zhuǎn)換器Vm2有利地經(jīng)由反饋路徑提供了信號內(nèi)容以便基本上消除第一運(yùn)算放大器的輸出節(jié)點(diǎn)處的所有信號內(nèi)容。通過降低輸出節(jié)點(diǎn)處的信號內(nèi)容，未縮放的輸出擺幅可針對第一運(yùn)算放大器有效減小，允許其增益增大，從而改進(jìn)系統(tǒng)效率。通過使用反饋路徑代替直接使用Vin的前饋路徑，信號傳遞函數(shù)與使用前饋路徑來消除信號內(nèi)容的情況相比未那么嚴(yán)重地受到影響。更好的靈活性可用于應(yīng)用反饋路徑，并允許系統(tǒng)符合更嚴(yán)格的信號傳遞函數(shù)要求。
[0006]容性DAC、VM2可與第二反饋電流輸出數(shù)模轉(zhuǎn)換器Idak結(jié)合使用，第二反饋電流輸出數(shù)模轉(zhuǎn)換器為輸入并且其電流輸出連接至該一連串運(yùn)算放大器積分器中的第二運(yùn)算放大器的輸入節(jié)點(diǎn)。Idac2可被配置成汲取電流以協(xié)助第一運(yùn)算放大器，而且電流Idac2汲取的量基于Vin和dTOT。Vdac2和Im2可共同地作用來降低流入第二運(yùn)算放大器的輸入節(jié)點(diǎn)和/或處于第一運(yùn)算放大器的輸出節(jié)點(diǎn)處的凈電流。具有容性DAC和電流輸出DAC的這種配置可被平衡以實(shí)現(xiàn)針對給定輸入輪廓的降低的輸出擺幅(例如，基于輸入的帶寬和頻率)。
[0007]在一些實(shí)施例中，電流輸出DAC可被基本去除，或者電流輸出DAC的作用可顯著地由容性耦接的電壓輸出DAC代替。具體地，容性耦接的電壓輸出DAC、Vdac2可通過電容器Cdac2和第一運(yùn)算放大器的輸出處的第一運(yùn)算放大器積分器的反饋電容器C1產(chǎn)生電壓VDAC2@outl以提供等效電壓來降低流入第二運(yùn)算放大器的輸入節(jié)點(diǎn)的電流。
[0008]在一些實(shí)施例中，Vdac2被配置成通過提供由原本由Idac2汲取的電流以及第一運(yùn)算放大器的輸出節(jié)點(diǎn)和第二運(yùn)算放大器的輸入節(jié)點(diǎn)之間的電阻器R2的電阻確定的等效電壓，基本上去除了 Im2的作用。例如，假設(shè)第一運(yùn)算放大器積分器具有反饋電容器C1，則可通過根據(jù)一Idac2XClXR2/VDAC2選擇Cdac2來提供等效電壓。
[0009]在一些實(shí)施例中，第二電容器-Cdac2連接至Vdac2的輸出和第一運(yùn)算放大器的輸出節(jié)點(diǎn)。附加的電容器有利地通過提供第一運(yùn)算放大器的輸出節(jié)點(diǎn)處由于Vdac2的動作而需要的足夠的電荷，從而針對容性DAC所需的瞬態(tài)響應(yīng)(即，VDAe2)協(xié)助第一運(yùn)算放大器。
【附圖說明】
[0010]圖1是圖示出示例性二階Σ Δ調(diào)制器的簡化示意圖；
[0011]圖2是根據(jù)本發(fā)明實(shí)施例的用于Σ Δ調(diào)制器的示例性回路濾波器的簡化示意圖；
[0012]圖3是根據(jù)本發(fā)明實(shí)施例的用于Σ Δ調(diào)制器的示例性回路濾波器的簡化示意圖；
[0013]圖4是根據(jù)本發(fā)明實(shí)施例的用于Σ Δ調(diào)制器的示例性回路濾波器的簡化示意圖；以及
[0014]圖5是根據(jù)本發(fā)明實(shí)施例的用于Σ Δ調(diào)制器的示例性回路濾波器的簡化示意圖。
【具體實(shí)施方式】
[0015]Σ Δ調(diào)制器被廣泛用于音頻及高精度樂器系統(tǒng)中的模數(shù)轉(zhuǎn)換器(ADC)、或其中期望高數(shù)據(jù)分辨率的任意應(yīng)用。Σ Δ調(diào)制器是具有高功效和低噪聲的用于對模擬輸入Vin采樣的ADC的關(guān)鍵部分。Σ Δ調(diào)制器具有雙輸入回路濾波器和粗量化ADC(例如，I位ADC，可統(tǒng)稱為量化器)?；芈窞V波器將模擬輸入Vin作為輸入之一，并產(chǎn)生數(shù)字輸出dTOT(例如，脈沖串)。隨后dTOT在反饋路徑中被提供至回路濾波器作為回路濾波器的另一個輸入。在一些情況下，(1<^被提供至數(shù)字濾波器和/或抽取器以產(chǎn)生多位輸出?；芈窞V波器可具有一個或多個積分器(也稱為積分器級)。N階回路濾波器可具有N個積分器級，其中每個積分器級包括運(yùn)算放大器的輸入節(jié)點(diǎn)處的電阻器、運(yùn)算放大器和反饋電容器，反饋電容器將運(yùn)算放大器的輸出節(jié)點(diǎn)連接至運(yùn)算放大器的輸入節(jié)點(diǎn)(用于時間連續(xù)Σ Δ回路濾波器)。與具有更低階的回路濾波器相比，更高階的回路濾波器通常提供更好的噪聲整形效果，如果低通濾波器被提供用于濾除數(shù)字域中的噪聲，則其實(shí)現(xiàn)了更低的總體噪聲。反饋DAC被連接至一些或全部積分器級。其中反饋DAC連接至每個積分器的調(diào)制器被稱為’反饋調(diào)制器’，而其中具有單個DAC處于第一個積分器處的調(diào)制器被稱為前饋調(diào)制器(因?yàn)樗鼈兪褂们梆伮窂絹泶媪硪?DAC)。還存在混合調(diào)制器，其僅僅利用前饋路徑替代遠(yuǎn)離該第一個積分器的一些DAC。該技術(shù)可適用于反饋和混合調(diào)制器，因?yàn)檫h(yuǎn)離該第一個積分器的DAC路徑的改型。
[0016]圖1是圖示出示例性二階Σ Δ調(diào)制器的簡化示圖，其包括兩個積分器級。模擬輸入(圖示為正弦波，標(biāo)記為Xi)被提供作為回路濾波器的輸入，回路濾波器具有一連串積分器(在該情況下，兩個積分器)。積分器的一個或多個輸出被提供至圖示的I位ADC(粗量化ADC)以產(chǎn)生數(shù)字輸出dOTT(圖示為脈沖串，標(biāo)記為yi)。不同配置可用于提供積分器的一個或多個輸出給ADC。在一些情況下，一個或多個輸出被組合/求和，而且組合/求和后的輸出被作為輸入而提供給ADC。在一些情況下,輸出的子集(例如，該一連串積分器級中的最后一個積分器的輸出)被作為輸入提供給ADC。在其它一些情況下，一個或多個輸出的衍生被作為輸入提供給ADC。數(shù)字輸出d-在反饋路徑中被提供給差模塊(圖示為Σ)至每個積分器級。為了示意，本發(fā)明討論了用于降低第一積分器級的輸出擺幅的方法和系統(tǒng)。然而，可以想象，同樣的方法和系統(tǒng)可