本發(fā)明涉及運(yùn)算放器的技術(shù)領(lǐng)域，具體涉及一種用于消除運(yùn)算放大器失調(diào)電壓的電路。

背景技術(shù)：

運(yùn)算放大器(Operation Amplifier)，是一種直流耦合，差模信號(hào)輸入、通常為單端輸出的高增益電壓放大器。在這種配置下，運(yùn)算放大器能產(chǎn)生一個(gè)比輸入端電壓之差大數(shù)十萬(wàn)倍的輸出對(duì)地電壓。理想情況下，當(dāng)一個(gè)單端運(yùn)放差分輸入為零時(shí)，無(wú)論其增益多少，輸出電壓應(yīng)始終為零。然而由于制造中器件的失配等原因，造成輸出電壓并不為零。定義使輸出電壓為零時(shí)的兩端輸入電壓之差為運(yùn)放的失調(diào)電壓。失調(diào)電壓會(huì)隨著輸入電壓被運(yùn)放放大從而使輸出電壓造成誤差，這在一個(gè)對(duì)輸出電壓有絕對(duì)要求的應(yīng)用環(huán)境下是不能被允許的。因此，降低失調(diào)電壓在高精度電路系統(tǒng)設(shè)計(jì)中是非常重要的一點(diǎn)。一般的，通過(guò)自動(dòng)調(diào)零、電荷存儲(chǔ)等方法可以降低運(yùn)放的失調(diào)電壓，但是會(huì)額外引入時(shí)鐘信號(hào)，這對(duì)于連續(xù)時(shí)間系統(tǒng)是不允許的。

技術(shù)實(shí)現(xiàn)要素：

為了克服上述現(xiàn)有技術(shù)存在的不足，本發(fā)明的主要目的在于提供一種消除運(yùn)算放大器失調(diào)電壓的電路。

為了實(shí)現(xiàn)上述目的，本發(fā)明具體采用以下技術(shù)方案：

本發(fā)明提供一種消除運(yùn)算放大器失調(diào)電壓的電路，包括失調(diào)校準(zhǔn)電路、失調(diào)消除差分對(duì)、運(yùn)放輸入差分對(duì)和電流求和電路，所述失調(diào)校準(zhǔn)電路的輸出端與所述失調(diào)消除差分對(duì)的輸入端相連，所述失調(diào)消除差分對(duì)的輸出端和運(yùn)放輸入差分對(duì)的輸出端分別與所述電流求和電路相連。

優(yōu)選地，所述失調(diào)校準(zhǔn)電路包括DAC電流源、電阻R1、NMOS管MN1、NMOS管MN2、NMOS管MN3和NMOS管MN4；所述DAC電流源的輸出端與所述電阻R1的一端、NMOS管MN3的漏極及NMOS管MN4的漏極相連，所述電阻R1的另一端接固定電位VSS；所述NMOS管MN1的漏極與NMOS管MN3的源極相連；所述NMOS管MN2的漏極接NMOS管MN4的源極，所述NMOS管MN2的源極和NMOS管MN1的源極接固定電位VSS；所述NMOS管MN1的柵極和NMOS管MN4的柵極相連并用于輸入控制信號(hào)；所述NMOS管MN2的柵極和NMOS管NM3的柵極相連并用于輸入控制信號(hào)；所述NMOS管MN2的漏極和NMOS管MN4的源極作為一個(gè)輸出端與所述失調(diào)消除差分對(duì)相連，所述NMOS管MN1的漏極和NMOS管MN3的源極作為另一個(gè)輸出端與所述失調(diào)消除差分對(duì)相連。

優(yōu)選地，所述失調(diào)校準(zhǔn)電路還包括反相器U1、反相器U2、與門U3和與門U4；所述反相器U1的輸入端用于輸入邏輯信號(hào)VOSD，所述反相器U1的輸出端與反相器U2的輸入端、與門U4的一個(gè)輸入端相連，所述反相器U3的輸出端與與門U3的一個(gè)輸入端相連；所述與門U3的另一個(gè)輸入端和與門U4的另一個(gè)輸入端用于輸入使能信號(hào)EN；所述與門U3的輸出端與NMOS管MN1的柵極及NMOS管MN4的柵極相連，所述與門U4的輸出端與所述NMOS管MN2的柵極及NMOS管MN3的柵極相連。

優(yōu)選地，所述失調(diào)消除差分對(duì)包括電流源A2、PMOS管MP1和PMOS管MP2，所述電流源A2的輸出端與PMOS管MP1的源極和PMOS管MP2的源極相連，所述PMOS管MP1的柵極與所述NMOS管MN1的漏極及NMOS管MN3的源極相連，所述PMOS管MP2的柵極與所述NMOS管MN2的漏極及NMOS管MN4的源極相連，所述PMOS管MP1的漏極和PMOS管MP2的漏極分別與所述電流求和電路相連。

優(yōu)選地，所述運(yùn)放輸入差分對(duì)包括電流源A3、PMOS管MP3和PMOS管MP4，所述電流源A3的輸出端與PMOS管MP3的源極和PMOS管MP4的源極相連，所述PMOS管MP3的柵極和PMOS管MP4的柵極分別作為運(yùn)算放大器的兩輸入端，所述PMOS管MP3的漏極和PMOS管MP4的漏極分別與所述電流求和電路相連。

優(yōu)選地，所述電流求和電路包括電壓源V1、電壓源V2、PMOS管MP5、PMOS管MP6、NMOS管MN5、NMOS管MN6、NMOS管MN7和NMOS管MN8；所述PMOS管MP5的源極和PMOS管MP6的源極與電壓VDD相連，所述PMOS管MP5的漏極、PMOS管MP6的漏極分別與所述NMOS管MN5的漏極、NMOS管MN6的漏極相連，所述PMOS管MP5的柵極和所述PMOS管MP6的柵極相連；所述NMOS管MN5的源極、NMOS管MN6的源極分別與所述NMOS管MN7的漏極、NMOS管MN8的漏極相連，所述NMOS管MN5的柵極和NMOS管MN6的柵極相連；所述NMOS管MN7的源極、NMOS管MN8的源極接固定電位VSS，所述NMOS管MN7的柵極和NMOS管MN8的柵極相連；所述NMOS管MN5的漏極與所述NMOS管MN7的柵極相連；所述電壓源V1的正極接電源VDD，所述電壓源V1的負(fù)極接所述PMOS管MP5的柵極，所述電壓源V2的正極接所述NMOS管MN5的柵極，所述電壓源V2的負(fù)極接固定電位VSS；所述PMOS管MP1的漏極、PMOS管MP3的漏極與所述NMOS管MN6的源極相連，所述PMOS管MP2的漏極、PMOS管MP4的漏極與所述NMOS管MN5的源極相連。

優(yōu)選地，還包括輸出級(jí)，所述PMOS管MP5的柵極、PMOS管MP6的柵極作為一個(gè)輸出端與所述輸出級(jí)相連，所述POMS管MP6的漏級(jí)、NMOS管MN6的漏極作為另一個(gè)輸出端與所述輸出端相連。

優(yōu)選地，所述輸出級(jí)包括PMOS管MP7和NMOS管MN9，所述PMOS管MP7的源極接電壓VDD，所述NMOS管MN9的源極接固定電位VSS，所述NMOS管MN9的漏極和PMOS管MP7的漏極相連作為輸出端；所述PMOS管MP7的柵極接所述PMOS管MP5的柵極和PMOS管MP6的柵極，所述NMOS管MN9的柵極接所述PMOS管MP6的漏極和NMOS管MN6的漏極。

本發(fā)明的消除運(yùn)算放大器失調(diào)電壓的電路包括失調(diào)校準(zhǔn)電路、失調(diào)消除差分對(duì)、運(yùn)放輸入差分對(duì)和電流求和電路，所述失調(diào)校準(zhǔn)電路的輸出端與所述失調(diào)消除差分對(duì)的輸入端相連，所述失調(diào)消除差分對(duì)的輸出端和運(yùn)放輸入差分對(duì)的輸出端分別與所述電流求和電路相連。

相比于現(xiàn)有技術(shù)，本發(fā)明設(shè)置有失調(diào)校準(zhǔn)電路，通過(guò)失調(diào)校準(zhǔn)電路產(chǎn)生電壓并通過(guò)所述失調(diào)消除差分對(duì)產(chǎn)生調(diào)節(jié)電流送入所述電流求和電路，使該調(diào)節(jié)電流與運(yùn)放輸入差分對(duì)輸入產(chǎn)生的電流在電流求和電路中相加。從而在不引入時(shí)鐘的情況下可以對(duì)運(yùn)算放大器的失調(diào)電壓進(jìn)行校準(zhǔn)消除，滿足了運(yùn)算放大器在連續(xù)時(shí)間系統(tǒng)中對(duì)絕對(duì)精度作要求的應(yīng)用環(huán)境。

附圖說(shuō)明

圖1為本發(fā)明實(shí)施例的框架結(jié)構(gòu)圖；

圖2為本發(fā)明實(shí)施例的失調(diào)校準(zhǔn)電路圖；

圖3為本發(fā)明實(shí)施例的失調(diào)消除差分對(duì)圖；

圖4為本發(fā)明實(shí)施例的運(yùn)放輸入差分對(duì)圖；

圖5為本發(fā)明實(shí)施例的電流求和電路；

圖中，1、失調(diào)校準(zhǔn)電路；2、失調(diào)消除差分對(duì)；3、運(yùn)放輸入差分對(duì)；4、電流求和電路；5、輸出級(jí)。

具體實(shí)施方式

為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

如圖1所示，本發(fā)明提供一種消除運(yùn)放失調(diào)電壓的電路，包括失調(diào)校準(zhǔn)電路1、失調(diào)消除差分對(duì)2、運(yùn)放輸入差分對(duì)3和電流求和電路4。其中，運(yùn)放輸入差分對(duì)3由輸入端輸入的差分電壓的作用產(chǎn)生兩路輸出電流IIN1和IIN2。失調(diào)校準(zhǔn)電路1用于產(chǎn)生一個(gè)校準(zhǔn)電流Itrim，并在其內(nèi)部電阻上得到一個(gè)壓降，通過(guò)該壓降作用于失調(diào)消除差分對(duì)2上，即加載在差分對(duì)MOS管的柵極，由MOS管的特性得到兩路輸出電流IOS1和IOS2。這兩路輸出電流IOS1和IOS2與運(yùn)放輸入差分對(duì)3輸出的兩路電流IIN1和IIN2一起送入電流求電路4進(jìn)行相加，電流求和電路4通過(guò)電流流經(jīng)負(fù)載產(chǎn)生輸出電壓值，從而消除運(yùn)算放大器的失調(diào)電壓。

如圖2所示，失調(diào)校準(zhǔn)電路1包括DAC電流源A1、電阻R1、NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、反相器U1、反相器U2、與門U3和與門U4。DAC電流源A1的輸出端與電阻R1的一端、NMOS管MN3的漏極及NMOS管MN4的漏極相連。電阻R1的另一端接固定電位VSS；NMOS管MN1的漏極與NMOS管MN3的源極相連；NMOS管MN2的漏極接NMOS管MN4的源極，NMOS管MN2的源極和NMOS管MN1的源極接固定電位VSS。反相器U1的輸入端用于輸入邏輯信號(hào)VOSD，反相器U1的輸出端與反相器U2的輸入端、與門U4的一個(gè)輸入端相連。反相器U3的輸出端與與門U3的一個(gè)輸入端相連。與門U3的另一個(gè)輸入端和與門U4的另一個(gè)輸入端用于輸入使能信號(hào)EN。與門U3的輸出端與NMOS管MN1的柵極及NMOS管MN4的柵極相連，與門U4的輸出端與所述NMOS管MN2的柵極及NMOS管MN3的柵極相連。

如圖3所述，失調(diào)消除差分對(duì)2包括電流源A2、PMOS管MP1和PMOS管MP2。電流源A2的輸出端與PMOS管MP1的源極和PMOS管MP2的源極相連，PMOS管MP1的柵極與NMOS管MN1的漏極及NMOS管MN3的源極相連。PMOS管MP2的柵極與NMOS管MN2的漏極及NMOS管MN4的源極相連。

如圖4所示，運(yùn)放輸入差分對(duì)3包括電流源A3、PMOS管MP3和PMOS管MP4。電流源A3的輸出端與PMOS管MP3的源極和PMOS管MP4的源極相連，PMOS管MP3的柵極和PMOS管MP4的柵極分別作為運(yùn)算放大器的兩輸入端。

如圖5所示，電流求和電路4包括電壓源V1、電壓源V2、PMOS管MP5、PMOS管MP6、NMOS管MN5、NMOS管MN6、NMOS管MN7和NMOS管MN8。PMOS管MP5的源極和PMOS管MP6的源極與電壓VDD相連，PMOS管MP5的漏極、PMOS管MP6的漏極分別與NMOS管MN5的漏極、NMOS管MN6的漏極相連，PMOS管MP5的柵極和所述PMOS管MP6的柵極相連。NMOS管MN5的源極、NMOS管MN6的源極分別與NMOS管MN7的漏極、NMOS管MN8的漏極相連，NMOS管MN5的柵極和NMOS管MN6的柵極相連。NMOS管MN7的源極、NMOS管MN8的源極接固定電位VSS，且NMOS管MN7的柵極和NMOS管MN8的柵極相連。NMOS管MN5的漏極與NMOS管MN7的柵極相連。電壓源V1的正極接電源VDD，電壓源V1的負(fù)極接所述PMOS管MP5的柵極。電壓源V2的正極接所述NMOS管MN5的柵極，電壓源V2的負(fù)極接固定電位VSS。PMOS管MP1的漏極、PMOS管MP3的漏極與NMOS管MN6的源極相連，PMOS管MP2的漏極、PMOS管MP4的漏極與NMOS管MN5的源極相連。

在本實(shí)施例中，還包括輸出級(jí)5，輸出級(jí)5采用class-A的結(jié)構(gòu)，其包括PMOS管MP7和NMOS管MN9。PMOS管MP7的源極接電壓VDD，NMOS管MN9的源極接固定電位VSS，PMOS管MP7的柵極接PMOS管MP5的柵極和PMOS管MP6的柵極，NMOS管MN9的柵極接PMOS管MP6的漏極和NMOS管MN6的漏極，NMOS管MN9的漏極和PMOS管MP7的漏極相連作為輸出端。而在其他實(shí)施例中，輸出級(jí)也以采用class-B、class-AB等任意結(jié)構(gòu)。

失調(diào)校準(zhǔn)電路1采用DAC電流源A1通過(guò)外部配置得到所需的電流Itrim,該電流Itrim在電阻R1上產(chǎn)生壓降。并通過(guò)外部邏輯信號(hào)VOSD選擇是將該電壓降正向送入或是反向送入失調(diào)消除差分對(duì)2，以此可以應(yīng)對(duì)失調(diào)電壓為正值和負(fù)值兩種情況。

外部邏輯信號(hào)VOSD通過(guò)反相器U1、反相器U2、與門U3和與門U4控制NMOS管MN1、NMOS管MN2、NMOS管MN3和NMOS管MN4的導(dǎo)通和截止。外部使能信號(hào)EN可以控制失調(diào)校準(zhǔn)電路1的關(guān)閉，當(dāng)使能信號(hào)EN為低電平時(shí)，失調(diào)校準(zhǔn)電路1關(guān)閉，運(yùn)放的失調(diào)校準(zhǔn)功能不在起作用。

電流求和電路4中的PMOS管MP5、PMOS管MP6產(chǎn)生兩路相等的電流，一路電流與失調(diào)消除差分對(duì)2產(chǎn)生的輸出電流IOS1和運(yùn)放輸入差分對(duì)3產(chǎn)生的輸出電流INN1相加流入NMOS管MN7，另一路電流與失調(diào)消除差分對(duì)2產(chǎn)生的輸出電流IOS2和運(yùn)放輸入差分對(duì)3產(chǎn)生的輸出電流INN2相加流入NMOS管MN8，經(jīng)過(guò)電流求和后輸出電壓送入輸出級(jí)5。當(dāng)失調(diào)電壓為正時(shí)，外部邏輯信號(hào)VOSD使NMOS管MN1與NMOS管MN4的柵極為高而使NMOS管MN2與NMOS管MN3的柵極為低。則失調(diào)消除差分對(duì)2的PMOS管MP1柵極為零電位，而PMOS管MP2柵極為電阻R1的壓降。此時(shí)，PMOS管MP1的漏極有輸出電流IOS2，該輸出電流IOS2在電流求和電路4中與運(yùn)放差分對(duì)3產(chǎn)生的輸出電流IIIN2相加，從而消除失調(diào)電壓。當(dāng)失調(diào)電壓為負(fù)時(shí)反之。

假設(shè)失調(diào)消除差分對(duì)2的小信號(hào)增益為G_mos，運(yùn)放輸入差分對(duì)3的小信號(hào)增益為G_m，則近似有下列等式：

G_m*V_os＝G_mos*I_trim*R1

其中，V_os為失調(diào)電壓，I_trim為通過(guò)DAC產(chǎn)生的電流，R1為失調(diào)校準(zhǔn)電路中的電阻。通過(guò)調(diào)節(jié)I_trim的數(shù)值，可以抵消V_os電壓的影響，達(dá)到消除失調(diào)的目的。可以看到，I_trim的調(diào)節(jié)越精細(xì)，所調(diào)節(jié)得到的失調(diào)電壓就會(huì)越小。

具體校準(zhǔn)失調(diào)電壓的方式為，短接運(yùn)放輸入端并接入固定電位，開環(huán)設(shè)置運(yùn)放，由于運(yùn)放大的增益，此時(shí)工作類似于比較器。將控制信號(hào)VOSD設(shè)置為高電平，可調(diào)電流源配置為零電流，當(dāng)此時(shí)運(yùn)放輸出為高電平時(shí)，說(shuō)明此時(shí)為正的失調(diào)電壓，則控制信號(hào)VOSD依舊保持為高電平。若此時(shí)運(yùn)放輸出為低電平時(shí)，說(shuō)明此時(shí)為負(fù)的失調(diào)電壓，則控制信號(hào)VOSD更改為低電平，且將運(yùn)放的輸出結(jié)果做反向處理。之后，根據(jù)輸出電平的高低，按照逐次逼近原理對(duì)DAC進(jìn)行逐位進(jìn)行調(diào)節(jié)，如此便可完成運(yùn)放失調(diào)電壓的校準(zhǔn)消除。

以上所述，僅為本發(fā)明較佳的具體實(shí)施方式，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求的保護(hù)范圍為準(zhǔn)。