一種低壓全差分運算放大器電路的制作方法
【專利摘要】本發(fā)明提供了一種低壓全差分運算放大器電路。所述低壓全差分運算放大器電路，包括：偏置電路(11)、與所述偏置電路(11)連接的兩級全差分運算放大器(12)以及與所述兩級全差分運算放大器(12)連接的共模反饋電路(13)；其中，所述偏置電路(11)為所述兩級全差分運算放大器(12)提供偏置電壓；所述共模反饋電路(13)用于穩(wěn)定共模輸出電壓。上述方案，解決了現(xiàn)有全差分運算放大器在低電源應(yīng)用時，由于共模反饋電路的影響，導(dǎo)致差分增益不高的問題，通過共模反饋電路的輸出反饋回兩級全差分運算放大器的電流源穩(wěn)定了共模輸出電壓，解決了由于電路不對稱引起的電流失配的問題，在保證系統(tǒng)穩(wěn)定的情況下實現(xiàn)了低電源電壓、高增益和低功耗。
【專利說明】一種低壓全差分運算放大器電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及微電子【技術(shù)領(lǐng)域】中的運算放大器設(shè)計【技術(shù)領(lǐng)域】，特別設(shè)計一種低壓全 差分運算放大器電路。

【背景技術(shù)】
[0002] 運算放大器（簡稱運放）是許多模擬系統(tǒng)和混合信號系統(tǒng)的一個完整部分。大量 的不同復(fù)雜程度的運放被用來實現(xiàn)各種功能：從直流偏置的產(chǎn)生到高速放大或濾波。伴隨 著每一代互補金屬氧化物半導(dǎo)體（CMOS)工藝，由于電源電壓和晶體管溝道長度的減小，運 放的設(shè)計越來越復(fù)雜。電源電壓的減小，動態(tài)范圍將減小，采用差分操作可以增大信號擺 幅。動態(tài)范圍的下限也將受到關(guān)注，為了讓動態(tài)范圍隨著電源的下降成比例的減小，噪聲和 非線性特性必須保持恒定。但是隨著電源電壓的減小，非線性一般會增加，通常為了讓V DS 減小，M0S場效應(yīng)管的W/L值很大，這樣噪聲趨于保持恒定或減小。
[0003] 傳統(tǒng)兩級全差分運算放大器：
[0004] 利用傳統(tǒng)兩級運算放大器實現(xiàn)高速高增益的性能。附圖1所示的是沒有示出偏 置電路的采用電源電壓為5V的共源共柵結(jié)構(gòu)和共源極放大器級聯(lián)的兩級全差分運算放大 器。M0?M8組成共源共柵放大器提高增益。其中M5?M8構(gòu)成共源共柵電流源M9?M12 構(gòu)成兩個共源極放大器提高擺幅。M13?M17是采用電阻電容采樣的共模反饋電路中的共 模放大器。以穩(wěn)定直流工作點。
[0005] 這種技術(shù)的不足之處是電源電壓為5V，同時為了實現(xiàn)高增益采用晶體管數(shù)較多的 套筒式共源共柵結(jié)構(gòu)，導(dǎo)致功耗較大，同時壓擺率也很大。在現(xiàn)代低電源電壓低功耗產(chǎn)品應(yīng) 用時不可取。


【發(fā)明內(nèi)容】

[0006] 本發(fā)明要解決的技術(shù)問題是提供一種低壓全差分運算放大器電路，用以解決現(xiàn)有 全差分運算放大器在低電源應(yīng)用時，由于共模反饋電路的影響，導(dǎo)致的差分增益不高的問 題。
[0007] 為了解決上述技術(shù)問題，本發(fā)明實施例提供一種低壓全差分運算放大器電路，包 括：偏置電路11、與所述偏置電路11連接的兩級全差分運算放大器12以及與所述兩級全 差分運算放大器12連接的共模反饋電路13 ;其中，
[0008] 所述偏置電路11為所述兩級全差分運算放大器12提供偏置電壓；
[0009] 所述共模反饋電路13用于穩(wěn)定共模輸出電壓。
[0010] 進一步地，所述兩級全差分運算放大器包括第一級差分放大器以及與所述第一級 差分放大器連接的第二級運算放大器。
[0011] 進一步地，所述第一級差分放大器包括：第一N型M0S管麗1、第二N型M0S管麗2、 第一 P型M0S管MP1、第二P型M0S管MP2以及第三P型M0S管MP3 ;其中，
[0012] 所述第一 N型M0S管麗1和所述第二N型M0S管麗2的源極均接地，所述第一 N 型MOS管麗1的柵極和所述第二N型MOS管麗2的柵極相連；
[0013] 所述第一 N型M0S管麗1的漏極與所述第一 P型M0S管MP1的漏極連接，并在連 接處輸出第一級正向輸出電壓；
[0014] 所述第二N型M0S管麗2的漏極與所述第二P型M0S管MP2的漏極連接，并在連 接處輸出第一級負向輸出電壓；
[0015] 所述第一 P型M0S管MP1的柵極接正向輸入Vin+，所述第一 P型M0S管MP1的源 極接所述第三P型M0S管MP3的漏極；
[0016] 所述第二P型M0S管MP2的柵極接負向輸入vin-，所述第二N型M0S管麗2的源 極接所述第三P型M0S管MP3的漏極；
[0017] 所述第三P型M0S管MP3的源極接電源VDD，柵極接偏置電壓Vbl。
[0018] 進一步地，所述第二級運算放大器包括：第三N型M0S管麗3、第四N型M0S管MN4、 第四P型M0S管MP4以及第五P型M0S管MP5 ;其中，
[0019] 所述第三N型M0S管麗3的柵極接第一級負向輸出電壓，源極接地，漏極與所述第 四P型M0S管MP4的漏極連接，并在連接處輸出第二級負向輸出電壓V。-;
[0020] 所述第四P型M0S管MP4的漏極還連接第一電容C1的一端，所述第一電容C1的 另一端接地；
[0021] 所述第四P型M0S管MP4的源極接電源VDD，柵極接偏置電壓Vbl ;
[0022] 所述第四N型M0S管MN4的柵極接第一級正向輸出電壓，源極接地，漏極與所述第 五P型M0S管MP5的漏極連接，并在連接處輸出第二級正向輸出電壓V Q+ ;
[0023] 所述第五P型M0S管MP5的漏極還連接第二電容C2的一端，所述第二電容C2的 另一端接地；
[0024] 所述第五P型M0S管MP5的源極接電源VDD，柵極接偏置電壓Vbl。
[0025] 進一步地，所述第一 P型M0S管MP1的漏極和所述第四N型M0S管MN4的漏極以 及所述第二P型M0S管MP2的漏極和所述第三N型M0S管麗3的漏極之間分別串聯(lián)一個補 償電阻R。和一個補償電容C。。
[0026] 進一步地，所述共模反饋電路包括：共模電壓檢測電路以及與所述共模電壓檢測 電路連接的誤差放大器。
[0027] 進一步地，所述共模電壓檢測電路包括：第一電阻R1、第二電阻R2、第三電容C3和 第四電容C4 ;其中，
[0028] 所述第一電阻R1和所述第二電阻R2并聯(lián)，所述第三電容C3和所述第四電容C4 并聯(lián)，所述第一電阻R1和所述第三電容C3之間連接所述第二級正向輸出電壓V Q+，所述第 二電阻R2和所述第四電容C4之間連接所述第二級負向輸出電壓V。-，并且所述第一電阻R1 和所述第二電阻R2的連接點與所述第三電容C3和第四電容C4的連接點之間短接。
[0029] 進一步地，所述誤差放大器包括：第六P型M0S管MP6、第七P型M0S管MP7、第八 P型M0S管MP8、第九P型M0S管MP9和第五N型M0S管MN5 ;其中，
[0030] 所述第八P型M0S管MP8的柵極連接所述第一電阻R1和所述第二電阻R2的連接 點與所述第三電容C3和第四電容C4的連接點之間短接的輸出，所述第八P型M0S管MP8 的源極接所述第九P型M0S管MP9的漏極，所述第八P型M0S管MP8的漏極連接所述第五 N型M0S管麗5的漏極；
[0031] 所述第五N型M0S管麗5的柵極和漏極短接并反饋連接到所述第一 N型M0S管 麗1和所述第二N型M0S管麗2的柵極，所述第五N型M0S管麗5的源極接地；
[0032] 所述第六P型M0S管MP6和所述第七P型M0S管MP7的源極均連接所述第九P型 M0S管MP9的漏極，所述第六P型M0S管MP6的柵極和第七P型M0S管MP7的柵極短接并接 入?yún)⒖茧妷?
[0033] 所述第六P型M0S管MP6的漏極接所述第一 N型M0S管麗1的漏極；
[0034] 所述第七P型M0S管MP7的漏極接所述第二N型M0S管麗2的漏極；
[0035] 所述第九P型M0S管MP9的源極接電源VDD，柵極接偏置電壓Vbl。
[0036] 進一步地，所述第六P型M0S管MP6的寬長比和所述第七P型M0S管MP7的寬長 比是所述第八P型M0S管MP8的寬長比的二分之一。
[0037] 進一步地，所述偏置電路包括：參考電流源IKEF、第六N型M0S管MN6、第七N型M0S 管麗7和第十P型M0S管MP10 ;其中，
[0038] 所述參考電流源IKEF接所述第六N型M0S管MN6的漏極，所述第六N型M0S管MN6 的柵極和漏極短接并且連接所述第七N型M0S管MN7的柵極；
[0039] 所述第六N型M0S管MN6和第七N型M0S管麗7的源極均接地；
[0040] 所述第七N型M0S管麗7的漏極連接所述第十P型M0S管MP10的漏極；
[0041] 所述第十P型M0S管MP10的柵極和漏極短接，且漏極輸出偏置電壓Vbl，所述第十 P型M0S管MP10的源極連接電源VDD。
[0042] 本發(fā)明的上述技術(shù)方案的有益效果如下：
[0043] 上述方案中，通過共模反饋電路的輸出反饋回兩級全差分運算放大器的電流源穩(wěn) 定了共模輸出電壓，解決了由于電路不對稱引起的電流失配的問題，在保證系統(tǒng)穩(wěn)定的情 況下實現(xiàn)了低電源電壓、高增益和低功耗。

【專利附圖】

【附圖說明】
[0044] 圖1為傳統(tǒng)的兩級全差分運算放大器的電路結(jié)構(gòu)框架圖；
[0045] 圖2為本發(fā)明的低壓全差分運算放大器電路的結(jié)構(gòu)框架圖；
[0046] 圖3為本發(fā)明的兩級全差分運算放大器的電路結(jié)構(gòu)框架圖；
[0047] 圖4為本發(fā)明的低壓全差分運算放大器的共模反饋電路結(jié)構(gòu)框架圖；
[0048] 圖5為本發(fā)明的低壓全差分運算放大器的偏置電路結(jié)構(gòu)框架圖；
[0049] 圖6為本發(fā)明的低壓全差分運算放大器在TT工藝角下的幅頻和相頻曲線；
[0050] 圖7為本發(fā)明的低壓全差分運算放大器的階躍響應(yīng)特性；
[0051] 圖8為本發(fā)明的共模反饋電路的幅頻和相頻特性；
[0052] 圖9為本發(fā)明的低壓全差分運算放大器的輸出動態(tài)范圍；
[0053] 圖10為本發(fā)明的低壓全差分運算放大器的共模抑制比；
[0054] 圖11為本發(fā)明的低壓全差分運算放大器的電源抑制比。

【具體實施方式】
[0055] 為使本發(fā)明要解決的技術(shù)問題、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖及具 體實施例進行詳細描述。
[0056] 本發(fā)明針對現(xiàn)有的全差分運算放大器在低電源應(yīng)用時，由于共模反饋電路的影 響，導(dǎo)致的差分增益不高的問題，提供一種低壓全差分運算放大器電路。
[0057] 如圖2所示，本發(fā)明實施例的所述低壓全差分運算放大器電路，包括：偏置電路 11、與所述偏置電路11連接的兩級全差分運算放大器12以及與所述兩級全差分運算放大 器12連接的共模反饋電路13 ;其中，
[0058] 所述偏置電路11為所述兩級全差分運算放大器12提供偏置電壓Vbl ;
[0059] 所述共模反饋電路13用于穩(wěn)定共模輸出電壓。
[0060] 本發(fā)明上述實施例，通過共模反饋電路13的輸出反饋回兩級全差分運算放大器 12的電流源穩(wěn)定了共模輸出電壓，解決了由于電路不對稱引起的電流失配的問題。
[0061] 應(yīng)當(dāng)說明的是，本發(fā)明另一實施例中，所述兩級全差分運算放大器12包括第一級 差分放大器（又稱差模放大器）以及與所述第一級差分放大器連接的第二級運算放大器。
[0062] 如圖2和圖3所示，本發(fā)明又一實施例中，所述第一級差分放大器包括：第一 N型 M0S管麗1、第二N型M0S管麗2、第一 P型M0S管MP1、第二P型M0S管MP2以及第三P型 M0S管MP3 ;其中，
[0063] 所述第一 N型M0S管麗1和所述第二N型M0S管麗2的源極均接地，所述第一 N 型M0S管麗1的柵極和所述第二N型M0S管麗2的柵極相連；
[0064] 所述第一 N型M0S管麗1的漏極與所述第一 P型M0S管MP1的漏極連接，并在連 接處輸出第一級正向輸出電壓；
[0065] 所述第二N型M0S管麗2的漏極與所述第二P型M0S管MP2的漏極連接，并在連 接處輸出第一級負向輸出電壓；
[0066] 所述第一 P型M0S管MP1的柵極接正向輸入Vin+，所述第一 P型M0S管MP1的源 極接所述第三P型M0S管MP3的漏極；
[0067] 所述第二P型M0S管MP2的柵極接負向輸入Vin_，所述第二N型M0S管麗2的源 極接所述第三P型M0S管MP3的漏極；
[0068] 所述第三P型M0S管（MP3)的源極接電源VDD，柵極接偏置電壓Vbl。
[0069] 具體地，所述第二級運算放大器包括：第三N型M0S管麗3、第四N型M0S管MN4、 第四P型M0S管MP4以及第五P型M0S管MP5 ;其中，
[0070] 所述第三N型M0S管MN3的柵極接第一級負向輸出電壓，源極接地，漏極與所述第 四P型M0S管MP4的漏極連接，并在連接處輸出第二級負向輸出電壓V。-;
[0071] 所述第四P型M0S管MP4的漏極還連接第一電容C1的一端，所述第一電容C1的 另一端接地；
[0072] 所述第四P型M0S管MP4的源極接電源VDD，柵極接偏置電壓Vbl ;
[0073] 所述第四N型M0S管MN4的柵極接第一級正向輸出電壓，源極接地，漏極與所述第 五P型M0S管MP5的漏極連接，并在連接處輸出第二級正向輸出電壓V Q+ ;
[0074] 所述第五P型M0S管MP5的漏極還連接第二電容C2的一端，所述第二電容C2的 另一端接地；
[0075] 所述第五P型M0S管MP5的源極接電源VDD，柵極接偏置電壓Vbl。
[0076] 為了提高單位增益帶寬且提高穩(wěn)定性避免系統(tǒng)振蕩，本發(fā)明又一實施例中，在第 一級差分放大器和第二級運算放大器之間設(shè)置有一個電阻和電容串聯(lián)組成的補償電路，具 體設(shè)置如3所示，在所述第一 P型M0S管MP1的漏極和所述第四N型M0S管MN4的漏極以 及所述第二P型M0S管MP2的漏極和所述第三N型M0S管麗3的漏極之間分別串聯(lián)一個補 償電阻Rc和一個補償電容C。。
[0077] 應(yīng)當(dāng)說明的是，上述實施例中所述電源VDD為IV的電源電壓，所述第二級負向輸出 電壓I-和所述第二級正向輸出電壓V#為兩級全差分運算放大器輸出的共模電壓。
[0078] 上述實施例中，所述兩級全差分運算放大器中各晶體管的W/L比（即寬長比）的 確定方法如下：
[0079] 首先根據(jù)IV的電源電壓和相應(yīng)擺幅的要求確定兩級全差分運算放大器中各晶體 管的過驅(qū)動電壓，然后通過電流和功耗的要求分配流過電流源M0S管的電流，從而確定各 晶體管的W/L比，具體根據(jù)如下公式：

【權(quán)利要求】
1. 一種低壓全差分運算放大器電路，其特征在于，包括：偏置電路（11)、與所述偏置電 路（11)連接的兩級全差分運算放大器（12)以及與所述兩級全差分運算放大器（12)連接 的共模反饋電路（13);其中， 所述偏置電路（11)為所述兩級全差分運算放大器（12)提供偏置電壓； 所述共模反饋電路（13)用于穩(wěn)定共模輸出電壓。
2. 根據(jù)權(quán)利要求1所述的低壓全差分運算放大器電路，其特征在于，所述兩級全差分 運算放大器包括第一級差分放大器以及與所述第一級差分放大器連接的第二級運算放大 器。
3. 根據(jù)權(quán)利要求2所述的低壓全差分運算放大器電路，其特征在于，所述第一級差分 放大器包括：第一 N型MOS管（MN1)、第二N型MOS管（MN2)、第一 P型MOS管（MP1)、第二P 型MOS管（MP2)以及第三P型MOS管（MP3);其中， 所述第一 N型MOS管（MN1)和所述第二N型MOS管（MN2)的源極均接地，所述第一 N 型MOS管（MN1)的柵極和所述第二N型MOS管（MN2)的柵極相連； 所述第一 N型MOS管（MN1)的漏極與所述第一 P型MOS管（MP1)的漏極連接，并在連 接處輸出第一級正向輸出電壓； 所述第二N型MOS管（MN2)的漏極與所述第二P型MOS管（MP2)的漏極連接，并在連 接處輸出第一級負向輸出電壓； 所述第一 P型MOS管（MP1)的柵極接正向輸入（Vin+)，所述第一 P型MOS管（MP1)的 源極接所述第三P型MOS管（MP3)的漏極； 所述第二P型MOS管（MP2)的柵極接負向輸入（Vin_)，所述第二N型MOS管（MN2)的 源極接所述第三P型MOS管（MP3)的漏極； 所述第三P型MOS管（MP3)的源極接電源（VDD)，柵極接偏置電壓（Vbl)。
4. 根據(jù)權(quán)利要求3所述的低壓全差分運算放大器電路，其特征在于，所述第二級運算 放大器包括：第三N型MOS管（MN3)、第四N型MOS管（MN4)、第四P型MOS管（MP4)以及第 五P型MOS管（MP5);其中， 所述第三N型MOS管（MN3)的柵極接第一級負向輸出電壓，源極接地，漏極與所述第四 P型MOS管（MP4)的漏極連接，并在連接處輸出第二級負向輸出電壓久-); 所述第四Ρ型MOS管（MP4)的漏極還連接第一電容（Cl)的一端，所述第一電容（Cl) 的另一端接地； 所述第四P型M0S管（MP4)的源極接電源（VDD)，柵極接偏置電壓（Vbl); 所述第四N型MOS管（MN4)的柵極接第一級正向輸出電壓，源極接地，漏極與所述第五 P型M0S管（MP5)的漏極連接，并在連接處輸出第二級正向輸出電壓（V#); 所述第五P型M0S管（MP5)的漏極還連接第二電容（C2)的一端，所述第二電容（C2) 的另一端接地； 所述第五P型M0S管（MP5)的源極接電源（VDD)，柵極接偏置電壓（Vbl)。
5. 根據(jù)權(quán)利要求4所述的低壓全差分運算放大器電路，其特征在于，所述第一 P型MOS 管（MP1)的漏極和所述第四N型MOS管（MN4)的漏極以及所述第二P型MOS管（MP2)的漏 極和所述第三N型M0S管（MN3)的漏極之間分別串聯(lián)一個補償電阻（R c)和一個補償電容 (Cc)。
6. 根據(jù)權(quán)利要求5所述的低壓全差分運算放大器電路，其特征在于，所述共模反饋電 路包括：共模電壓檢測電路以及與所述共模電壓檢測電路連接的誤差放大器。
7. 根據(jù)權(quán)利要求6所述的低壓全差分運算放大器電路，其特征在于，所述共模電壓檢 測電路包括：第一電阻（R1)、第二電阻（R2)、第三電容（C3)和第四電容（C4);其中， 所述第一電阻（R1)和所述第二電阻（R2)并聯(lián)，所述第三電容（C3)和所述第四電容 (C4)并聯(lián)，所述第一電阻（R1)和所述第三電容（C3)之間連接所述第二級正向輸出電壓 (1+)，所述第二電阻（R2)和所述第四電容（C4)之間連接所述第二級負向輸出電壓（V<r)， 并且所述第一電阻（R1)和所述第二電阻（R2)的連接點與所述第三電容（C3)和第四電容 (C4)的連接點之間短接。
8. 根據(jù)權(quán)利要求7所述的低壓全差分運算放大器電路，其特征在于，所述誤差放大器 包括：第六Ρ型MOS管（ΜΡ6)、第七Ρ型MOS管（ΜΡ7)、第八Ρ型MOS管（ΜΡ8)、第九Ρ型MOS 管（ΜΡ9)和第五Ν型MOS管（ΜΝ5);其中， 所述第八Ρ型MOS管（ΜΡ8)的柵極連接所述第一電阻（R1)和所述第二電阻（R2)的連 接點與所述第三電容（C3)和第四電容（C4)的連接點之間短接的輸出，所述第八Ρ型MOS 管（ΜΡ8)的源極接所述第九Ρ型MOS管（ΜΡ9)的漏極，所述第八Ρ型MOS管（ΜΡ8)的漏極 連接所述第五Ν型MOS管（ΜΝ5)的漏極； 所述第五Ν型MOS管（ΜΝ5)的柵極和漏極短接并反饋連接到所述第一 Ν型MOS管（ΜΝ1) 和所述第二Ν型MOS管（ΜΝ2)的柵極，所述第五Ν型MOS管（ΜΝ5)的源極接地； 所述第六Ρ型MOS管（ΜΡ6)和所述第七Ρ型MOS管（ΜΡ7)的源極均連接所述第九Ρ型 MOS管（ΜΡ9)的漏極，所述第六Ρ型MOS管（ΜΡ6)的柵極和第七Ρ型MOS管（ΜΡ7)的柵極短 接并接入?yún)⒖茧妷海ī?; 所述第六Ρ型MOS管（ΜΡ6)的漏極接所述第一 Ν型MOS管（ΜΝ1)的漏極； 所述第七Ρ型MOS管（ΜΡ7)的漏極接所述第二Ν型MOS管（ΜΝ2)的漏極； 所述第九Ρ型MOS管（ΜΡ9)的源極接電源（VDD)，柵極接偏置電壓（Vbl)。
9. 根據(jù)權(quán)利要求8所述的低壓全差分運算放大器電路，其特征在于，所述第六P型MOS 管（MP6)的寬長比和所述第七P型MOS管（MP7)的寬長比是所述第八P型MOS管（MP8)的 寬長比的二分之一。
10. 根據(jù)權(quán)利要求8所述的低壓全差分運算放大器電路，其特征在于，所述偏置電路包 括：參考電流源（IKEF)、第六N型M0S管（MN6)、第七N型M0S管（MN7)和第十P型M0S管 (MP10);其中， 所述參考電流源（IKEF)接所述第六N型M0S管（MN6)的漏極，所述第六N型M0S管（MN6) 的柵極和漏極短接并且連接所述第七N型M0S管（MN7)的柵極； 所述第六N型M0S管（MN6)和第七N型M0S管（MN7)的源極均接地； 所述第七N型M0S管（MN7)的漏極連接所述第十P型M0S管（MP10)的漏極； 所述第十P型M0S管（MP10)的柵極和漏極短接，且漏極輸出偏置電壓（Vbl)，所述第十 P型M0S管（MP10)的源極連接電源（VDD)。
【文檔編號】H03F3/45GK104113295SQ201410180809
【公開日】2014年10月22日 申請日期:2014年4月30日 優(yōu)先權(quán)日:2014年4月30日
【發(fā)明者】劉簾曦, 羅勇, 朱樟明, 王玉濤, 楊銀堂 申請人:西安電子科技大學(xué)昆山創(chuàng)新研究院, 西安電子科技大學(xué)