一種抗地彈效應的輸出電路的制作方法
【專利摘要】本發(fā)明公開了一種抗地彈效應的輸出電路，它包括用于控制PMOS晶體管Ⅰ(101)、PMOS晶體管Ⅱ(103)導通過程中減小電源線上的地彈效應的PMOS控制邏輯電路，用于控制NMOS晶體管Ⅰ(102)、NMOS晶體管Ⅱ(104)導通過程中減小地線上的地彈效應的NMOS控制邏輯電路；電阻Ⅰ（R1）連接于輸出節(jié)點（VOUT）和PMOS晶體管Ⅱ(103)的漏極，電阻Ⅱ（R2）連接于輸出節(jié)點（VOUT）和NMOS晶體管(104)的漏極。本發(fā)明的目的是提供一種具有抗地彈效應的輸出電路，該電路除了具有較強的抗地彈能力之外，還可以相對減少電路的延遲和功耗。
【專利說明】一種抗地彈效應的輸出電路

【技術領域】
[0001]本發(fā)明涉及半導體集成電路，具體涉及一種應用于數(shù)字輸出端口的抗地彈效應的電路。

【背景技術】
[0002]隨著電路規(guī)模的增大，工作頻率的提高，輸出管腳數(shù)的增多和驅動能力的增強，芯片的瞬態(tài)功耗增大，導致地彈噪聲增加，嚴重的影響了電路的功能和性能。
[0003]地彈效應(Ground Bounce)是指由于電路中出現(xiàn)較大的電流涌動導致在電源與接地平面間產(chǎn)生大量噪聲的現(xiàn)象。一段導線并不僅僅是電的導體，它在低頻段呈現(xiàn)出阻性，在高頻段則為感性。PCB板上電路之間的互連，ASIC電路的封裝，ASIC電路芯片內(nèi)部器件的互連，都會產(chǎn)生電感。當多個芯片或芯片內(nèi)部大量器件發(fā)生同步切換時，在芯片地與片外地之間就會流過一個很大的瞬態(tài)電流，按照電磁學理論，此時上述電感就會產(chǎn)生電磁感應現(xiàn)象，從而引發(fā)電源噪聲，這就是地彈噪聲。
[0004]圖1為包含了寄生電感的輸出電路示意圖。圖中MP和麗為輸出驅動管；D0UT和OEN為輸出驅動控制信號；PredriVer為輸出驅動的控制電路；L1、L2分別為電源線上和地線上的寄生電感。
[0005]當輸出狀態(tài)發(fā)生翻轉時，有較大的瞬態(tài)電流流過寄生電感，產(chǎn)生地彈效應。假設輸出從高電平向低電平翻轉時，MP管關斷，麗管開啟，此時產(chǎn)生的電流為: 其中，K為電子遷移率，U c為單位面積的柵電容，$為驅動管麗的寬長比,VcsI^s為麗的柵源電壓，VaJft為麗的閾值電壓。此電流流過寄生典范所產(chǎn)生的地彈噪聲電壓為=Ff=I5 ;如果芯片上有個N輸出同時向同一電平翻轉，此時流過寄生電感的電流將變?yōu)镹倍，此時產(chǎn)生的地彈噪聲電壓可表示為 '麗; NVgW
表征為地線上的較大電壓波動，同理可知電源線上也將產(chǎn)生同等的電壓波動。當這個電壓波動的值足夠大時，就會影響信號的完整性并造成其它器件的誤判，產(chǎn)生邏輯錯誤。
[0006]通過專利檢索，存在以下現(xiàn)有技術:
申請人::中國航天時代電子公司第七七一研究所，專利號:200910021080.8，申請日:2009-02-10，此發(fā)明公開了一種具有抗地彈效應的輸出電路，其特征在于，使用PMOS閾值電壓調(diào)整電路調(diào)整PMOS輸出晶體管的閾值電壓，使用NMOS閾值電壓調(diào)整電路調(diào)整NMOS輸出晶體管的閾值電壓。輸出電路的輸出由高電平向低電平轉換時，PMOS輸出晶體管的閾值電壓增大，NMOS輸出晶體管、的閾值電壓減小，從而減小下拉電路的變化率，減小地線上的地彈效應，并降低功耗和下拉延遲；輸出電路的輸出由低電平向高電平轉換時，PMOS輸出晶體管的閾值電壓減小，NMOS輸出晶體管的閾值電壓增大，從而減小上拉電路的變化率，減小電壓線上的地彈效應，并降低功耗和上拉延遲。
[0007]現(xiàn)有技術與本發(fā)明創(chuàng)造的相同點均是抗地彈效應，同時能夠減小功耗。
[0008]但現(xiàn)有技術與本發(fā)明創(chuàng)造的實現(xiàn)方式有區(qū)別:1.抗地彈方面:本發(fā)明創(chuàng)造利用輸出信號的反饋，控制大尺寸和小尺寸晶體管的相繼導通，減小電流的變化率，從而實現(xiàn)抗地彈效應的功能；對比專利利用改變閾值電壓的值來抗地彈。
[0009]2.減小功耗方面:本發(fā)明創(chuàng)造利用一個小尺寸的晶體管(103)和(104)來續(xù)流，在電路狀態(tài)翻轉時，小尺寸的晶體管的靜態(tài)電流相對大尺寸管(101)和(102)小很多。因此在狀態(tài)翻轉時，降低電路的功耗；對比現(xiàn)有技術專利主要是通過調(diào)整閾值電壓的值來降低功耗。


【發(fā)明內(nèi)容】

[0010]本發(fā)明的目的是提供一種具有抗地彈效應的輸出電路，該電路除了具有較強的抗地彈能力之外，還可以相對減少電路的延遲和功耗。
[0011]為達到以上目的，本發(fā)明是采取如下技術方案予以實現(xiàn)的:一種抗地彈效應的輸出電路，其特征在于它包括用于控制PMOS晶體管I (101)、PM0S晶體管II (103)導通過程中減小電源線上的地彈效應的PMOS控制邏輯電路，用于控制NMOS晶體管I (102 )、NMOS晶體管II (104)導通過程中減小地線上的地彈效應的NMOS控制邏輯電路；電阻I (Rl)連接于輸出節(jié)點(VOUT)和PMOS晶體管II (103 )的漏極，電阻II (R2)連接于輸出節(jié)點(VOUT)和NMOS晶體管(104 )的漏極。
[0012]在較佳實施情況下，以上所述的PMOS晶體管I (101)、NMOS晶體管I (102 )為大尺寸管，以上所述的PMOS晶體管II (103)、NM0S晶體管II (104)為小尺寸管。
[0013]在較佳實施情況下，所述的PMOS控制邏輯電路包括以預驅動節(jié)點(A)和輸出節(jié)點(VOUT)作為輸入的開關模塊(01)，連接于節(jié)點(K)和節(jié)點(B)之間的傳輸模塊(02)，連接于節(jié)點(B)和輸出節(jié)點(VOUT)的泄放模塊(03)。
[0014]在更佳實施情況下，所述的開關模塊(01)包括輸入分別連接于節(jié)點(A)和節(jié)點(H)，輸出連接節(jié)點(C)的與非門NAND ;輸入連接節(jié)點(A)，輸出連接節(jié)點(K)的反相器INVl ;柵極共同連接于節(jié)(點)K，漏極共同連接于節(jié)點(H)的PMOS晶體管III (111)和NMOS晶體管III(112)，PMOS晶體管III (111)連接輸出節(jié)點(VOUT)，NMOS晶體管III (112)連接片內(nèi)地(G)。
[0015]在更佳實施情況下，所述的傳輸模塊(02)包括柵極連接節(jié)點(H)，源級和漏極分別連接節(jié)點(B)和(K)的PMOS傳輸管I (107);柵極連接于節(jié)點(H)經(jīng)由反相器INV2的輸出，源級和漏極分別連接節(jié)點(B)和(K)的NMOS傳輸管I (108)。
[0016]在更佳實施情況下，所述的泄放模塊(03)包括柵極連接節(jié)點(K)，源級連接節(jié)點(B)的PMOS泄放管I (105)，連接PMOS泄放管I (105)的漏極和輸出節(jié)點(VOUT)的電阻(R2)。
[0017]在更佳實施情況下，所述的NMOS控制邏輯電路包括以預驅動節(jié)點(D)和輸出節(jié)點(VOUT)作為輸入的開關模塊(04)，連接于節(jié)點(I)和節(jié)點(E)之間的傳輸模塊(05)，連接于節(jié)點(E)和輸出節(jié)點(VOUT)的泄放模塊(06)。
[0018]在更佳實施情況下，所述的開關模塊(04)包括兩個輸入分別連接節(jié)點(D)和節(jié)點(J)，輸出連接節(jié)點(C)的異或門(NOR);輸入連接節(jié)點(D)，輸出連接節(jié)點(I)的反相器(INV3 );柵極共同連接于節(jié)點(I)，漏極共同連接于節(jié)點(J )的PMOS晶體管IV (113 )和NMOS晶體管IV (114)，NMOS晶體管IV (114)連接輸出節(jié)點(VOUT)，PMOS晶體管IV (113)連接片內(nèi)電源(V)。
[0019]在更佳實施情況下，所述的傳輸模塊(05)包括柵極連接節(jié)點(J)，源級和漏極分別連接節(jié)點(I)和(E)的NMOS傳輸管II (110);柵極連接于節(jié)點(J)經(jīng)由反相器(INV4)的輸出，源級和漏極分別連接節(jié)點(I)和(E)的PMOS傳輸管II (109)。
[0020]在更佳實施情況下，所述的泄放模塊(06)包括柵極連接節(jié)點(I)，源級連接節(jié)點(E)的NMOS泄放管II (106)，連接NMOS泄放管II (106)的漏極和輸出節(jié)點(VOUT)的電阻(RO)0
[0021]本發(fā)明的輸出電路與現(xiàn)有技術相比，其優(yōu)點是:由于使用了 NMOS控制邏輯電路和PMOS控制邏輯電路，當輸出電路的輸出由高電平向低電平翻轉時，利用NMOS控制邏輯電路，先導通大尺寸NMOS晶體管I (102 )，再導通小尺寸NMOS晶體管II (104)，從而降低了下拉電流的變化率；當輸出電路的輸出由低電平向高電平翻轉時，利用PMOS控制邏輯電路，先導通大尺寸PMOS晶體管I (101)，再導通小尺寸PMOS晶體管II (103)，從而降低了下拉電流的變化率。這樣就提高了輸出電路的抗地彈能力，同時減小了輸出電壓的電平轉換時間，加快了輸出電路的工作速度。

【專利附圖】

【附圖說明】
[0022]圖1為包含了寄生電感的輸出電路示意圖。
[0023]圖2為本發(fā)明提出的抗地彈效應的輸出電路結構圖。
[0024]圖3為本發(fā)明提出的抗地彈效應的輸出電路的具體電路圖。

【具體實施方式】
[0025]以下結合附圖及具體實施案例對本發(fā)明作進一步的詳細描述。
[0026]圖2為本發(fā)明提出的抗地彈效應的輸出電路結構圖，它包括用于控制PMOS晶體管
I101、PMOS晶體管II 103導通過程中減小電源線上的地彈效應的PMOS控制邏輯電路，用于控制NMOS晶體管I 102、NMOS晶體管II 104導通過程中減小地線上的地彈效應的NMOS控制邏輯電路；電阻I Rl連接于輸出節(jié)點VOUT和PMOS晶體管II 103的漏極，電阻II R2連接于輸出節(jié)點VOUT和NMOS晶體管104的漏極。以上所述的PMOS晶體管I 101、NMOS晶體管I 102為大尺寸管，以上所述的PMOS晶體管II 103、NM0S晶體管II 104為小尺寸管。
[0027]對以上結構進一步解釋為:以預驅動上節(jié)點A和輸出節(jié)點VOUT作為輸入的PMOS控制邏輯電路、以預驅動下節(jié)點D和輸出節(jié)點VOUT作為輸入的NMOS控制邏輯電路；PM0S晶體管I 101和PMOS晶體管II 103的柵極分別連接于PMOS控制邏輯電路的輸出節(jié)點B和C，NMOS晶體管I 102和NMOS晶體管II 104的柵極分別連接于NMOS控制邏輯電路的輸出節(jié)點E和F ;電阻Rl連接于輸出節(jié)點VOUT和PMOS晶體管II 103的漏極，電阻R2連接于輸出節(jié)點VOUT和NMOS晶體管II 104的漏極。
[0028]如圖3為本發(fā)明提出的抗地彈效應的輸出電路具體實施電路，詳細描述圖2所提到的PMOS控制邏輯電路和匪OS控制邏輯電路。PMOS控制邏輯電路包括以預驅動節(jié)點A和輸出節(jié)點VOUT作為輸入的開關模塊01，連接于節(jié)點K和節(jié)點B之間的傳輸模塊02，連接于節(jié)點B和輸出節(jié)點VOUT的泄放模塊03。開關模塊03有三個輸出節(jié)點C、K、H ;其中，節(jié)點H為其控制信號，節(jié)點K為其控制信號。NMOS控制邏輯電路包括以預驅動節(jié)點D和輸出節(jié)點VOUT作為輸入的開關模塊04，連接于節(jié)點I和節(jié)點E之間的傳輸模塊05，連接于節(jié)點(E)和輸出節(jié)點VOUT的泄放模塊06。開關模塊06有三個輸出節(jié)點F、1、J ;其中，節(jié)點J為其控制信號，節(jié)點I為其控制信號。
[0029]開關模塊01包括輸入分別連接于節(jié)點A和節(jié)點H，輸出連接節(jié)點C的與非門NAND ；輸入連接節(jié)點A，輸出連接節(jié)點K的反相器INVl ;柵極共同連接于節(jié)點K，漏極共同連接于節(jié)點H的PMOS晶體管III 111和NMOS晶體管III112，PMOS晶體管III111連接輸出節(jié)點VOUT，NMOS晶體管III 112連接片內(nèi)地G。傳輸模塊02包括柵極連接節(jié)點H，源級和漏極分別連接節(jié)點B和K的PMOS傳輸管I 107 ;柵極連接于節(jié)點H經(jīng)由反相器INV2的輸出，源級和漏極分別連接節(jié)點B和K的NMOS傳輸管I 108 ;泄放模塊03包括柵極連接節(jié)點K，源級連接節(jié)點B的PMOS泄放管I 105，連接PMOS泄放管I 105的漏極和輸出節(jié)點VOUT的電阻R2。
[0030]開關模塊04包括兩個輸入分別連接節(jié)點D和節(jié)點J，輸出連接節(jié)點C的異或門NOR ;輸入連接節(jié)點D，輸出連接節(jié)點I的反相器INV3 ;柵極共同連接于節(jié)點I，漏極共同連接于節(jié)點J的PMOS晶體管IV 113和NMOS晶體管IV 114，NMOS晶體管IV 114連接輸出節(jié)點VOUT, PMOS晶體管IV 113連接片內(nèi)電源V。傳輸模塊05包括柵極連接節(jié)點J，源級和漏極分別連接節(jié)點I和E的NMOS傳輸管II 110 ;柵極連接于節(jié)點J經(jīng)由反相器INV4的輸出，源級和漏極分別連接節(jié)點I和E的PMOS傳輸管II 109 ;泄放模塊06包括柵極連接節(jié)點I，源級連接節(jié)點E的NMOS泄放管II 106，連接NMOS泄放管II 106的漏極和輸出節(jié)點VOUT的電PlRO0
[0031]當輸出電路輸出信號由高電平向低電平轉換時，連接預驅動上、下節(jié)點A、D的電壓由高電平轉向低電平，此時PMOS晶體管I 101和PMOS晶體管II 103關斷。同時節(jié)點D的信號通過反相器INV3，以及傳輸模塊05傳輸?shù)絅MOS晶體管I 102、柵壓節(jié)點E，NM0S晶體管102開啟，輸出電路輸出電壓開始下降；通過對輸出信號采樣，關斷傳輸門，即關斷大尺寸NMOS晶體管I 102，同時開啟小尺寸NMOS晶體管II 104。在這個過程中，大尺寸NMOS晶體管I 102提供主要的泄放電流，故并未增加輸出電路的下拉延時；采用NMOS晶體管
II104續(xù)流，降低了電流變化率，從而減小了地彈噪聲。
[0032]當輸出電路輸出信號由低電平向高電平轉換時，連接預驅動上、下節(jié)點A、D的電壓由低電平轉向高電平，此時NMOS晶體管I 102和NMOS晶體管II 104關斷。同時節(jié)點A的信號通過反相器INVl，以及傳輸模塊02傳輸?shù)絅MOS晶體管I 102柵壓節(jié)點B，PMOS晶體管I 101開啟，輸出電路輸出電壓開始上升；通過對輸出信號采樣，關斷傳輸門，即關斷大尺寸PMOS晶體管I 101，同時開啟小尺寸PMOS晶體管II 103。在這個過程中，大尺寸PMOS晶體管I 101提供主要的充電電流，故并未增加輸出電路的上拉延時；采用PMOS晶體管
II103續(xù)流，降低了電流變化率，從而減小了地彈噪聲。
[0033]本發(fā)明的輸出電路與現(xiàn)有技術相比，其優(yōu)點是:由于使用了 NMOS控制邏輯電路和PMOS控制邏輯電路，當輸出電路的輸出由高電平向低電平翻轉時，利用NMOS控制邏輯電路，先導通大尺寸NMOS晶體管I 102，再導通小尺寸NMOS晶體管II 104，從而降低了下拉電流的變化率；當輸出電路的輸出由低電平向高電平翻轉時，利用PMOS控制邏輯電路，先導通大尺寸PMOS晶體管I 101，再導通小尺寸PMOS晶體管II 103，從而降低了下拉電流的變化率。這樣就提高了輸出電路的抗地彈能力，同時減小了輸出電壓的電平轉換時間，加快了輸出電路的工作速度。
【權利要求】
1.一種抗地彈效應的輸出電路，其特征在于它包括用于控制PMOS晶體管I (101)、PMOS晶體管II (103)導通過程中減小電源線上的地彈效應的PMOS控制邏輯電路，用于控制NMOS晶體管I (102 )、NM0S晶體管II (104)導通過程中減小地線上的地彈效應的NMOS控制邏輯電路；電阻I (Rl)連接于輸出節(jié)點(VOUT)和PMOS晶體管II (103 )的漏極，電阻II(R2)連接于輸出節(jié)點(VOUT)和NMOS晶體管(104 )的漏極。
2.根據(jù)權利要求1所述的一種抗地彈效應的輸出電路，其特征在于以上所述的PMOS晶體管I (101)、NMOS晶體管I (102 )為大尺寸管，以上所述的PMOS晶體管II (103)、NMOS晶體管II (104)為小尺寸管。
3.根據(jù)權利要求1所述的一種抗地彈效應的輸出電路，其特征在于所述的PMOS控制邏輯電路包括以預驅動節(jié)點(A )和輸出節(jié)點(VOUT )作為輸入的開關模塊(OI)，連接于節(jié)點(K)和節(jié)點(B )之間的傳輸模塊(02 )，連接于節(jié)點(B )和輸出節(jié)點(VOUT )的泄放模塊(03 )。
4.根據(jù)權利要求3所述的一種抗地彈效應的輸出電路，其特征在于所述的開關模塊(01)包括輸入分別連接于節(jié)點(A)和節(jié)點(H)，輸出連接節(jié)點(C )的與非門NAND ;輸入連接節(jié)點(A)，輸出連接節(jié)點(K)的反相器INVl ;柵極共同連接于節(jié)(點)K，漏極共同連接于節(jié)點(H)的PMOS晶體管III (111)和NMOS晶體管III (112 )，PMOS晶體管III (111)連接輸出節(jié)點(VOUT), NMOS晶體管111(112)連接片內(nèi)地(G)。
5.根據(jù)權利要求3所述的一種抗地彈效應的輸出電路,其特征在于所述的傳輸模塊(02)包括柵極連接節(jié)點(H)，源級和漏極分別連接節(jié)點(B)和(K)的PMOS傳輸管I(107)；柵極連接于節(jié)點(H)經(jīng)由反相器INV2的輸出，源級和漏極分別連接節(jié)點(B)和(K)的NMOS傳輸管I (108)。
6.根據(jù)權利要求3所述的一種抗地彈效應的輸出電路，其特征在于所述的泄放模塊(03)包括柵極連接節(jié)點(K)，源級連接節(jié)點(B)的PMOS泄放管I(105)，連接PMOS泄放管I(105)的漏極和輸出節(jié)點(VOUT)的電阻(R2)。
7.根據(jù)權利要求1至6之一所述的一種抗地彈效應的輸出電路，其特征在于所述的NMOS控制邏輯電路包括以預驅動節(jié)點(D)和輸出節(jié)點(VOUT)作為輸入的開關模塊(04)，連接于節(jié)點(I)和節(jié)點(E)之間的傳輸模塊(05)，連接于節(jié)點(E)和輸出節(jié)點(VOUT)的泄放模塊(06)。
8.根據(jù)權利要求7所述的一種抗地彈效應的輸出電路，其特征在于所述的開關模塊(04)包括兩個輸入分別連接節(jié)點(D)和節(jié)點(J)，輸出連接節(jié)點(C)的異或門(NOR);輸入連接節(jié)點(D)，輸出連接節(jié)點(I)的反相器(INV3);柵極共同連接于節(jié)點(I)，漏極共同連接于節(jié)點(J )的PMOS晶體管IV (113 )和NMOS晶體管IV (114 )，NMOS晶體管IV (114 )連接輸出節(jié)點(V0UT)，PM0S晶體管IV (113)連接片內(nèi)電源(V)。
9.根據(jù)權利要求7所述的一種抗地彈效應的輸出電路,其特征在于所述的傳輸模塊(05)包括柵極連接節(jié)點(J)，源級和漏極分別連接節(jié)點(I)和(E)的NMOS傳輸管II(110)；柵極連接于節(jié)點(J)經(jīng)由反相器(INV4)的輸出，源級和漏極分別連接節(jié)點(I)和(E)的PMOS傳輸管II (109)。
10.根據(jù)權利要求7所述的一種抗地彈效應的輸出電路，其特征在于所述的泄放模塊(06)包括柵極連接節(jié)點(I)，源級連接節(jié)點(E)的NMOS泄放管II(106)，連接NMOS泄放管II(106)的漏極和輸出節(jié)點(VOUT)的電阻(R0)。
【文檔編號】H03K19/0185GK104079289SQ201410334127
【公開日】2014年10月1日 申請日期:2014年7月15日 優(yōu)先權日:2014年7月15日
【發(fā)明者】黃嵩人, 陳思園, 何龍, 陳迪平 申請人:湖南進芯電子科技有限公司