一種多分量混合信號(hào)發(fā)生器及多分量混合信號(hào)發(fā)生方法
【專利摘要】本發(fā)明公開了一種多分量混合信號(hào)發(fā)生器及多分量混合信號(hào)發(fā)生方法，由單片F(xiàn)PGA和模擬電路構(gòu)成，單片F(xiàn)PGA內(nèi)嵌有接口單元、時(shí)鐘發(fā)生單元、脈沖邏輯發(fā)生單元和相頻邏輯發(fā)生單元，模擬電路包括脈沖波變換、正弦波混合、全分量疊加3個(gè)環(huán)節(jié)；模擬電路與FPGA連線數(shù)與混合信號(hào)分量數(shù)一致；混合信號(hào)包括1個(gè)直流分量、若干個(gè)脈沖分量和正弦分量，每個(gè)分量的幅度、頻率、脈寬、初始相位均可設(shè)置；所有分量的幅度由微處理器直接設(shè)置DAC實(shí)現(xiàn)；模擬電路與FPGA連線數(shù)與信號(hào)分量數(shù)相等。本發(fā)明特別適合需要波形復(fù)雜、多源獨(dú)立疊加、長(zhǎng)運(yùn)行時(shí)間等一個(gè)或多個(gè)特征的應(yīng)用場(chǎng)合。本發(fā)明可以實(shí)現(xiàn)諧波合成，還可升級(jí)為多路多分量混合信號(hào)發(fā)生器。
【專利說明】一種多分量混合信號(hào)發(fā)生器及多分量混合信號(hào)發(fā)生方法
[0001](一)【技術(shù)領(lǐng)域】
本發(fā)明涉及一種多分量混合信號(hào)發(fā)生器，混合信號(hào)分量包括直流分量以及多個(gè)正弦分量和脈沖分量，特別涉及一種波形復(fù)雜、多分量獨(dú)立疊加的混合信號(hào)發(fā)生器。
[0002](二)【背景技術(shù)】
任意波發(fā)生器已其能產(chǎn)生復(fù)雜的波形在電子測(cè)試及激勵(lì)模擬方面有著廣泛的應(yīng)用，已經(jīng)成為一種基礎(chǔ)電子測(cè)量?jī)x器。任意波形發(fā)生器的波形發(fā)生電路包括三大部分:用于波形數(shù)據(jù)傳輸?shù)耐獠拷涌陔娐?如USN、LAN等)，數(shù)字邏輯電路和模擬電路。數(shù)字邏輯電路由控制邏輯、波形存儲(chǔ)器、相位累加器等單元組成DDS電路，以較高速率向模擬電路部分輸出波形數(shù)據(jù)；模擬電路部分由波形變換DAC、幅度設(shè)置DAC、低通濾波器、乘法器等單元組成，DAC以相同速率接收數(shù)字電路部分輸出的波形數(shù)據(jù)。
[0003]任意波形發(fā)生器的技術(shù)提升主要有三:一是波形變換DAC轉(zhuǎn)換速率的提高及相關(guān)高速電路設(shè)計(jì)，二是波形存儲(chǔ)容量的擴(kuò)充，三是任意波形生成方法及波形數(shù)據(jù)傳輸。任意波形數(shù)據(jù)的來源主要有二: 一是直接采集的現(xiàn)實(shí)信號(hào)時(shí)間序列，二是復(fù)雜的時(shí)間函數(shù)等時(shí)間間隔抽樣后的時(shí)間序列。
[0004]自然界的信號(hào)是復(fù)雜的，往往是多個(gè)來源的獨(dú)立信號(hào)的混合；根據(jù)傅里葉變換原理，單個(gè)復(fù)雜的周期信號(hào)可以展開成多級(jí)正弦諧波之和。自然信號(hào)用電信號(hào)模擬時(shí)，往往還帶有直流分量和脈動(dòng)，因此用直流分量、多個(gè)脈沖分量和正弦分量的混合可以很好地模擬真實(shí)的自然信號(hào)。然而任意波形發(fā)生器在模擬多個(gè)分量混合形成的復(fù)雜波形時(shí)，無能是在操作便捷程度和波形真實(shí)程度上，都存在重大缺陷。
[0005]當(dāng)混合信號(hào)的一個(gè)或多個(gè)參數(shù)需要改變時(shí)，將使任意波形數(shù)據(jù)全部變化。計(jì)算機(jī)首先要重新計(jì)算生成新的波形數(shù)據(jù)，然后通過外部接口將新的波形數(shù)據(jù)傳送到任意波發(fā)生器，任意波發(fā)生器再將新的波形數(shù)據(jù)變換為復(fù)雜波形。每改變一次參數(shù)，就需要重復(fù)上述過程一次，操作繁瑣，而且需要由計(jì)算機(jī)輔助，參數(shù)改變所需時(shí)間長(zhǎng)；如果沒有計(jì)算機(jī)輔助，混合信號(hào)參數(shù)改變幾乎無法實(shí)現(xiàn)。
[0006]若干個(gè)獨(dú)立分量形成的混合信號(hào)在時(shí)間上可視為一個(gè)隨機(jī)信號(hào)。但是由于任意波發(fā)生器的波形存儲(chǔ)器容量有限，其輸出任意波形在時(shí)間上仍然是一個(gè)周期性信號(hào)，且復(fù)雜時(shí)間函數(shù)量化形成會(huì)產(chǎn)生截?cái)嗾`差。當(dāng)任意波發(fā)生器長(zhǎng)時(shí)間輸出信號(hào)后，因其波形的周期性和截?cái)嗾`差的累計(jì)，與獨(dú)立分量疊加的混合信號(hào)理想值相比，會(huì)產(chǎn)生失真，時(shí)間越長(zhǎng)，失真越大。
[0007]用多臺(tái)函數(shù)/任意波發(fā)生器輸出信號(hào)疊加可以模擬所需的多分量混合信號(hào)。儀器的增多會(huì)帶來諸多不便；每臺(tái)儀器時(shí)基不同源，隨時(shí)間增加也會(huì)造成疊加信號(hào)波形失真加大。
[0008](三)
【發(fā)明內(nèi)容】

本發(fā)明的目的在于提供一種特別適合需要波形復(fù)雜、多源獨(dú)立疊加、長(zhǎng)運(yùn)行時(shí)間等一個(gè)或多個(gè)特征的應(yīng)用場(chǎng)合；當(dāng)各分量的頻率成整數(shù)倍關(guān)系時(shí)，具有諧波合成信號(hào)源功能；所有參數(shù)均獨(dú)立設(shè)置，參數(shù)改變方便快捷的多分量混合信號(hào)發(fā)生器。[0009]本發(fā)明的目的是這樣實(shí)現(xiàn)的:它是由模擬電路和單片可編程邏輯器件(FPGA/CPLD)構(gòu)成，可編程邏輯器件內(nèi)嵌有接口單元、時(shí)鐘發(fā)生單元、脈沖控制邏輯單元和相頻控制邏輯單元；接口電路連接微處理器，時(shí)鐘發(fā)生單元連接外部輸入時(shí)鐘，接口電路分別連接脈沖控制邏輯單元和相頻控制邏輯單元，時(shí)鐘發(fā)生單元分別連接脈沖控制邏輯單元、相頻控制邏輯單元和模擬電路；脈沖控制邏輯單元包括脈沖參數(shù)鎖存器、脈沖控制邏輯數(shù)控振蕩器、脈沖控制邏輯相位加法器和數(shù)據(jù)比較器，時(shí)鐘發(fā)生單元連接脈沖控制邏輯數(shù)控振蕩器，脈沖控制邏輯數(shù)控振蕩器連接脈沖控制邏輯相位加法器，脈沖控制邏輯相位加法器連接數(shù)據(jù)比較器，數(shù)據(jù)比較器連接模擬電路；相頻控制邏輯單元包括相頻參數(shù)鎖存器、相頻控制邏輯數(shù)控振蕩器和相頻控制邏輯相位加法器，時(shí)鐘發(fā)生單元連接相頻控制邏輯數(shù)控振蕩器，相頻控制邏輯數(shù)控振蕩器連接相頻控制邏輯相位加法器，相頻控制邏輯相位加法器連接模擬電路。
[0010]本發(fā)明還有這樣一些技術(shù)特征:
1、所述的時(shí)鐘發(fā)生單元包括鎖相環(huán)倍頻單元和偶數(shù)分頻單元，外部輸入時(shí)鐘連接鎖相環(huán)倍頻單元，鎖相環(huán)倍頻單元分別連接偶數(shù)分頻單元、脈沖控制邏輯單元和相頻控制邏輯單元，偶數(shù)分頻單元連接模擬電路；
2、所述的模擬電路包括脈沖波變換單元、正弦分量混合單元、全分量疊加單元三部分，微處理器連接脈沖波變換單元，脈沖波變換單元和偶數(shù)分頻單元分別連接正弦分量混合單元，正弦分量混合單元連接全分量疊加單元，全分量疊加單元輸出即為最終輸出；
3、所述的脈沖波變換單元包括脈沖波變換二選一模擬開關(guān)和脈沖波變換差動(dòng)放大器，微處理器、脈沖控制邏輯單元和相頻控制邏輯單元分別連接脈沖波變換二選一模擬開關(guān)，脈沖波變換二選一模擬開關(guān)連接脈沖波變換差動(dòng)放大器，脈沖波變換差動(dòng)放大器連接正弦分量混合單元；
4、所述的正弦分量混合單元包括第一級(jí)等權(quán)重加法器、第一級(jí)無源低通濾波器、正弦分量混合二選一模擬開關(guān)、正弦分量混合差動(dòng)放大器和第二級(jí)無源低通濾波器，脈沖波變換差動(dòng)放大器連接第一級(jí)等權(quán)重加法器，第一級(jí)等權(quán)重加法器連接第一級(jí)無源低通濾波器，第一級(jí)無源低通濾波器、偶數(shù)分頻單元分別連接正弦分量混合二選一模擬開關(guān)，正弦分量混合二選一模擬開關(guān)連接正弦分量混合差動(dòng)放大器，正弦分量混合差動(dòng)放大器連接第二級(jí)無源低通濾波器，第二級(jí)無源低通濾波器連接全分量疊加單元；
5、所述的全分量疊加單元包括第二級(jí)等權(quán)重加法器；第二級(jí)無源低通濾波器連接第二級(jí)等權(quán)重加法器，第二級(jí)等權(quán)重加法器輸出即為最終輸出。
[0011]本發(fā)明所述的多分量混合信號(hào)發(fā)生器信號(hào)發(fā)生電路由模擬電路和單片F(xiàn)PGA構(gòu)成，模擬電路中無須使用模擬乘法器，F(xiàn)PGA無須使用存儲(chǔ)器資源。模擬電路可以劃分為脈沖波變換、正弦分量混合、全分量疊加三個(gè)環(huán)節(jié)。FPGA內(nèi)嵌了接口單元、時(shí)鐘發(fā)生單元、K個(gè)脈沖控制邏輯單元，N-K-1個(gè)相頻控制邏輯單元。相頻控制邏輯和脈沖控制邏輯均需要使用帶相位預(yù)置功能的數(shù)控振蕩器，其工作原理在DDS波形合成技術(shù)中有詳細(xì)論述，因而直接使用。
[0012]本發(fā)明總分量數(shù)定義為任意整數(shù)N，通常取為4、8、16、32、40等。混合信號(hào)分別由I個(gè)直流分量、K個(gè)脈沖分量、N-K-1個(gè)正弦分量構(gòu)成，K取值為O到N-1，每個(gè)分量的幅度、頻率、脈寬、初始相位均可獨(dú)立設(shè)置。[0013]在本發(fā)明所述的FPGA中，接口電路將來自微處理器的串行總線轉(zhuǎn)換為內(nèi)部并行總線BUS，以設(shè)置各脈沖控制邏輯單元和相頻控制邏輯單元參數(shù)；接口單元還引入來自微處理器的全局復(fù)位SRST信號(hào)。
[0014]在本發(fā)明所述的FPGA中，時(shí)鐘發(fā)生單元產(chǎn)生兩種時(shí)鐘信號(hào):第一個(gè)是高頻時(shí)鐘信號(hào)Fsys，它是外部輸入時(shí)鐘經(jīng)數(shù)字鎖相環(huán)倍頻后產(chǎn)生，作為所有脈沖控制邏輯單元和相頻控制邏輯單元的系統(tǒng)時(shí)鐘；第二個(gè)是由Fsys經(jīng)偶數(shù)分頻后得到的基頻方波信號(hào)FBAS，作為正弦分量混合時(shí)的差頻時(shí)鐘。
[0015]在本發(fā)明所述的FPGA中，K個(gè)脈沖控制邏輯單元電路結(jié)構(gòu)完全相同，脈沖控制邏輯電路由脈沖參數(shù)鎖存器、脈沖控制邏輯數(shù)控振蕩器、脈沖控制邏輯相位加法器、數(shù)據(jù)比較器等組成。脈沖控制邏輯數(shù)控振蕩器工作時(shí)鐘為Fsys，由SRST信號(hào)同步復(fù)位；脈沖控制邏輯數(shù)控振蕩器的高位輸出與相位字相加；脈沖控制邏輯加法器高位輸出與脈寬字比較，數(shù)據(jù)比較器的輸出(小于等于邏輯關(guān)系)即為所需的脈沖邏輯信號(hào)；頻率字、相位字和脈寬字由微處理器設(shè)置脈沖參數(shù)鎖存器。當(dāng)K=O時(shí)，表明FPGA中無脈沖控制邏輯單元，混合信號(hào)中無脈沖分量。
[0016]在本發(fā)明所述的FPGA中，N-K-1個(gè)相頻控制邏輯單元電路結(jié)構(gòu)完全相同，相頻控制邏輯電路由相頻參數(shù)鎖存器、相頻控制邏輯數(shù)控振蕩器、相頻控制邏輯相位加法器等組成。相頻控制邏輯數(shù)控振蕩器工作時(shí)鐘為Fsys,由SRST信號(hào)同步復(fù)位；相頻控制邏輯數(shù)控振蕩器的高位輸出與相位字相加；相頻控制邏輯加法器的最高位輸出即為相頻邏輯信號(hào)；頻率字、相位字由微處理器設(shè)置相頻參數(shù)鎖存器。當(dāng)K=N-1時(shí)，表明FPGA中無相頻控制邏輯單元，混合信號(hào)中無正弦分量。
[0017]在本發(fā)明所述的模擬電路中，微處理器直接設(shè)置一個(gè)N通道DAC (也可使用幾個(gè)DAC并行工作，總通道數(shù)為N)，輸出N個(gè)直流信號(hào)V0 ~N_1; N個(gè)脈沖波變換單元二選一模擬開關(guān)的公共端分別接N個(gè)直流信號(hào)Vtl ~ N_1; Nf脈沖波變換單元二選一模擬開關(guān)的2個(gè)輸出分別作為脈沖波變換單兀差動(dòng)放大器的2個(gè)輸入,脈沖波變換單兀差動(dòng)放大器的輸出信號(hào)分別為AStl ~ N_1； N個(gè)開關(guān)的驅(qū)動(dòng)信號(hào)分別為SWtl ~ N_10 Sff0直接來自微處理器，AS0表征混合信號(hào)的直流分量！SW1 ~ K為K個(gè)脈沖邏輯單兀信號(hào)輸出，AS1 ~ κ表征混合信號(hào)的K個(gè)脈沖分量，當(dāng)K=O時(shí)表明混合信號(hào)不包含脈沖分量；SWK+1 ~ η為N-K-1個(gè)相頻邏輯單元信號(hào)輸出，ASK+1 ~ η表征混合信號(hào)的N-K-1個(gè)正弦分量。該部分電路可以視為脈沖波變換環(huán)節(jié)。
[0018]在本發(fā)明所述的模擬電路中，N-K-1個(gè)相頻模擬信號(hào)ASK+1 ~ N_K_i經(jīng)第一級(jí)加法器等權(quán)重相加，疊加后的信號(hào)經(jīng)第一級(jí)無源低通濾波、同相放大后輸出到正弦分量混合二選一模擬開關(guān)的公共端，基頻方波邏輯信號(hào)FBAS控制該正弦分量混合二選一模擬開關(guān)，開關(guān)的2個(gè)輸出分別作為正弦分量混合差動(dòng)放大器的2個(gè)輸入，正弦分量混合差動(dòng)放大器的輸出經(jīng)第二級(jí)無源低通濾波、同相放大后為SINS，SINS混合了所有正弦分量。該部分電路可以視為正弦分量混合環(huán)節(jié)；如K=N-1,則該環(huán)節(jié)電路不存在。
[0019]在本發(fā)明所述的模擬電路中，SINS為第二級(jí)加法器的一個(gè)輸入，AStl ~ κ分別作為第二級(jí)加法器的另外Κ+1個(gè)輸入(直流分量和K個(gè)脈沖分量);該加法器的各輸入等權(quán)重，加法器的輸出即為本發(fā)明所要發(fā)生的多分量混合信號(hào)SMIX。該部分電路可視為全分量疊加環(huán)節(jié)。
[0020]在本發(fā)明所述的模擬電路中，為產(chǎn)生多正弦分量的混合信號(hào)，采用了 2級(jí)無源低通濾波器濾波。根據(jù)信號(hào)濾波理論可知:第一級(jí)濾波器濾波后的信號(hào)可以視為N-K-1個(gè)正弦分量疊加；各正弦分量的頻率分別為SWK+1 ~ 的頻率,各正弦分量的幅度分別為νκ+1 ~的比例變換，每個(gè)分量的相移與由其自身頻率及第一級(jí)濾波器參數(shù)決定；各正弦分量的高次諧波衰減很大，可以視為噪聲。第二級(jí)濾波器濾波后的信號(hào)可以視為N-K-1個(gè)正弦分量頻率變換后疊加；各正弦分量的頻率分別為SWK+1 ~ η頻率與基頻方波FBAS頻率之差，各正弦分量的幅度分別為VK+1 ~ η的比例變換，每個(gè)分量的相移與由其自身頻率及兩級(jí)濾波器參數(shù)決定。
[0021]當(dāng)本發(fā)明所述的混合信號(hào)全部分量中不包含正弦分量，該信號(hào)即為帶有直流偏置的多脈沖分量混合信號(hào)源。此時(shí)K=N-1，Sff1 ~ η全部來自FPGA的N-1個(gè)脈沖控制邏輯單元，F(xiàn)PGA中也不需要任何相頻邏輯信號(hào)發(fā)生單元。
[0022]當(dāng)本發(fā)明所述的混合信號(hào)全部分量中不包含脈沖分量，該信號(hào)即為帶有直流偏置的多頻率分量混合信號(hào)源；若各正弦分量的頻率成整數(shù)倍關(guān)系，則混合信號(hào)即為帶直流偏置的諧波合成信號(hào)。此時(shí)K=0，Sff1 ~ H全部來自FPGA的N-1個(gè)相頻控制邏輯單元，F(xiàn)PGA中也不需要任何脈沖邏輯信號(hào)發(fā)生單元。[0023]當(dāng)將本發(fā)明所述的產(chǎn)生多分量混合信號(hào)的模擬電路視為一個(gè)混合信號(hào)模擬變換單元時(shí)，可以使多個(gè)混合信號(hào)模擬變換單元在單片F(xiàn)PGA及微處理器支持下并行工作，成為多通道多分量混合信號(hào)發(fā)生器。各通道的所有分量均由SRST同步而且采用相同的系統(tǒng)時(shí)鐘，可實(shí)現(xiàn)多通道間混合信號(hào)同步。
[0024]通過對(duì)本混合信號(hào)發(fā)生器的模擬電路分析可以發(fā)現(xiàn)，直流分量和各脈沖分量的幅度增益相同，各正弦分量的幅度增益相同；各脈沖分量的延時(shí)特性一致，通?？梢院雎?；各正弦分量的幅頻特性和相頻特性一致。因此需要校準(zhǔn)的參數(shù)包括:直流分量增益、正弦分量增益、正弦分量的幅頻特性、正弦分量的相頻特性。各參數(shù)校準(zhǔn)過程如下:
直流分量的幅度增益校準(zhǔn)過程如下:通過微處理器設(shè)置DAC第O通道的碼值，而令DAC所有其他通道碼值零、頻率為上限，用數(shù)字萬用表測(cè)混合信號(hào)輸出的直流電壓值，經(jīng)換算可以確定直流分量的增益系數(shù)。
[0025]正弦分量的幅度增益校準(zhǔn)過程如下:通過微處理器設(shè)置中第N-1通道的碼值，SWn^1的頻率為固定方波FBAS頻率加IkHz ;令DAC所有其他通道碼值零、頻率為上限，用數(shù)字萬用表測(cè)混合信號(hào)輸出的交流電壓值，經(jīng)換算可以確定交流分量的增益系數(shù)。
[0026]正弦分量的幅頻特性校準(zhǔn)過程如下:通過微處理器設(shè)置Vtl ~ Ν_2為0，V η為滿度值，Sff1至SWk頻率為0，SffK+1至SWN_2頻率為上限。不斷改變的SWN_i頻率值，SWN_1的頻率在基頻方波FBAS頻率基礎(chǔ)上步進(jìn)(如IkHz)遞增，用示波器測(cè)量混合信號(hào)輸出的在不同頻率時(shí)的交流電壓值，經(jīng)換算可以確定正弦信號(hào)的幅頻特性。
[0027]正弦分量的相頻特性校準(zhǔn)過程如下:通過微處理器設(shè)置Vtl ~ N_2為0，V η為滿度值，Sff1至SWk頻率為0，SffK+1至SWN_3頻率為上限，SffK+1至SWN_1的初始相位為零。SWN_1的頻率為基頻方波FBAS頻率基礎(chǔ)上步進(jìn)(如IkHz)遞增，SWN_2的頻率為SWim的頻率減去基頻方波FBAS的頻率，每設(shè)置一次SWim的頻率，SRST同步一次，用示波器測(cè)量混合信號(hào)輸出和SWN_2在不同頻率條件下的相位差(兩者同頻)，以此確定正弦分量的相頻特性。
[0028]綜上所述，本發(fā)明還提供了一種多分量混合信號(hào)發(fā)生方法，混合信號(hào)由I個(gè)直流分量、K個(gè)脈沖分量、N-K-1個(gè)正弦分量組成；信號(hào)發(fā)生電路由單片F(xiàn)PGA和模擬電路組成，可編程邏輯器件內(nèi)嵌了接口電路、時(shí)鐘發(fā)生電路及若干路控制邏輯單元，可編程邏輯器件的型號(hào)和封裝根據(jù)混合信號(hào)的分量數(shù)及分量參數(shù)指標(biāo)來確定，該方法步驟包括:
(1)接口電路將微處理器的串行總線換成內(nèi)部并行總線，以設(shè)置各正弦分量的頻率字、相位字，設(shè)置各脈沖分量的頻率字、相位字、脈寬字，接口電路還從微處理器引入復(fù)位信號(hào)SRST ；
(2)時(shí)鐘發(fā)生電路產(chǎn)生系統(tǒng)時(shí)鐘Fsys和由Fsys偶數(shù)分頻產(chǎn)生的基頻方波信號(hào)FBAS；
(3)K個(gè)脈沖控制邏輯單元產(chǎn)生脈沖控制信號(hào)SW1 ~ κ，K為O代表混合信號(hào)無脈沖分量；K個(gè)脈沖控制邏輯單元電路結(jié)構(gòu)完全相同；在每個(gè)脈沖控制邏輯單元中，帶相位預(yù)置功能的脈沖控制邏輯數(shù)控振蕩器的輸入為頻率字、相位字、脈寬字，工作時(shí)鐘為Fsys，復(fù)位由SRST實(shí)現(xiàn)，脈沖控制邏輯數(shù)控振蕩器的高位輸出與脈寬字比較，數(shù)據(jù)比較器的輸出(小于等于邏輯關(guān)系)即是脈沖控制信號(hào)；
(4)N-K-1個(gè)相頻控制邏輯單元產(chǎn)生相頻控制信號(hào)SWK+1 ~ N_1； K為N-K-1代表混合信號(hào)無正弦分量；N-K-1個(gè)相頻控制邏輯單元電路結(jié)構(gòu)完全相同；在每個(gè)相頻控制邏輯單元中，帶相位預(yù)置功能的相頻控制邏輯數(shù)控振蕩器的輸入為頻率字和相位字，工作時(shí)鐘為Fsys，復(fù)位由SRST實(shí)現(xiàn)，相頻控制邏輯數(shù)控振蕩器的最高位輸出即是相頻控制信號(hào)，對(duì)應(yīng)的正弦分量頻率為該相頻控制信號(hào)與基頻方波信號(hào)FBAS頻率之差。
[0029](5)模擬電路受微處理器和FPGA雙重控制；微處理器直接設(shè)置N路DAC輸出并驅(qū)動(dòng)控制信號(hào)SWc^FPGA輸出FBAS并驅(qū)動(dòng)控制信號(hào)SW1 ~ ；Sff0 ~ 控制直流信號(hào)變換產(chǎn)生N個(gè)極性變化的模擬信號(hào)AS0 ~ H、ASK+1 ~ η經(jīng)等權(quán)重疊加、低通濾波、與FBAS混頻、再低通濾波后形成混合所有正弦分量的信號(hào)SINS ；AS0 ~ K和SINS經(jīng)等權(quán)重疊加，即產(chǎn)生本發(fā)明的多分量混合信號(hào)SMIX，所有分量參 數(shù)均獨(dú)立設(shè)置。
[0030](6)當(dāng)多個(gè)模擬電路在單片F(xiàn)PGA及微處理器支持下并行工作時(shí)，即升級(jí)成為多通道多分量混合信號(hào)發(fā)生器，且可實(shí)現(xiàn)多通道混合信號(hào)同步。
[0031]本發(fā)明的優(yōu)勢(shì)在于:特別適合需要波形復(fù)雜、多源獨(dú)立疊加、長(zhǎng)運(yùn)行時(shí)間等一個(gè)或多個(gè)特征的應(yīng)用場(chǎng)合；當(dāng)各分量的頻率成整數(shù)倍關(guān)系時(shí)，具有諧波合成信號(hào)源功能；當(dāng)多組模擬電路在單片大容量FPGA控制下并行工作時(shí)，本發(fā)明可升級(jí)為多路多分量混合信號(hào)發(fā)生器。此外本混合信號(hào)發(fā)生器的所有參數(shù)均獨(dú)立設(shè)置，參數(shù)改變方便快捷。
[0032](四)【專利附圖】

【附圖說明】
圖1為本發(fā)明的多分量混合信號(hào)發(fā)生器通用結(jié)構(gòu)框圖。
[0033]圖2為實(shí)施本發(fā)明的八分量混合信號(hào)發(fā)生器總體框圖。
[0034]圖3是圖2所示的脈沖控制邏輯單元原理框圖。
[0035]圖4是圖2所示的單個(gè)相頻控制邏輯單元原理框圖。
[0036]圖5是圖2所示的模擬電路原理框圖。
[0037]圖6為實(shí)施本發(fā)明的雙路八分量混合信號(hào)發(fā)生器總體框圖。
[0038](五)【具體實(shí)施方式】
下面結(jié)合附圖介紹本發(fā)明的兩種較佳實(shí)施方式。
[0039]實(shí)施例一:
結(jié)合圖2，為本發(fā)明的第一種較佳實(shí)施方式，混合信號(hào)由I個(gè)直流分量、I個(gè)脈沖分量、6個(gè)正弦分量疊加而成，共8個(gè)分量，其波形發(fā)生電路由單片F(xiàn)PGA和模擬電路組成。[0040]在FPGA中，微處理器通過接口電路設(shè)置所有分量參數(shù)；微處理器還提供全局同步信號(hào)SRST ;晶振時(shí)鐘經(jīng)數(shù)字鎖相環(huán)倍頻后輸出高頻系統(tǒng)時(shí)鐘Fsys，F(xiàn)sys通常為280MHz ；Fsys經(jīng)偶數(shù)分頻后產(chǎn)生頻率為140kHz的基頻方波信號(hào)FBAS。
[0041]圖3為圖2中的脈沖控制邏輯單元結(jié)構(gòu)示意圖，其電路工作原理如下:40Bit的頻率字作為數(shù)控振蕩器工作參數(shù)，其工作時(shí)鐘為Fsys，由SRST信號(hào)同步復(fù)位；脈沖控制邏輯數(shù)控振蕩器的高12Bit輸出與12Bit相位字相加；脈沖控制邏輯加法器的高IOBit與IOBit的脈寬比較，比較器的小于等于輸出即為脈沖邏輯信號(hào)SW1 ;頻率字、相位字、脈寬字由微處理器設(shè)置。SW1正常工作頻率范圍為O?IOOkHz0
[0042]圖4為圖2中的單個(gè)相頻控制邏輯單元電路結(jié)構(gòu)示意圖，F(xiàn)PGA中共有6個(gè)相頻控制邏輯單元。相頻控制邏輯單元電路工作原理如下:40Bit的頻率字作為相頻控制邏輯數(shù)控振蕩器工作參數(shù)，其工作時(shí)鐘為Fsys,由SRST信號(hào)同步復(fù)位；相頻控制邏輯數(shù)控振蕩器的高12Bit輸出與12Bit相位字相加；相頻控制邏輯加法器的最高位輸出即為相頻邏輯信號(hào)SWK+1 ~ 中的一個(gè)；頻率字、相位字由微處理器設(shè)置。SWK+1 ~ 工作頻率范圍為140kHz?240kHz ο
[0043]圖5為圖2中的模擬電路原理框圖，其工作原理如下:微處理器直接設(shè)置一個(gè)串行8通道DAC (如DAC8168)產(chǎn)生8個(gè)直流分量Vtl ~ 7，8個(gè)脈沖波變換單元二選一模擬開關(guān)的公共端分別接8個(gè)直流信號(hào)Vtl ~ 7，8個(gè)脈沖波變換單元二選一模擬開關(guān)的2個(gè)輸出分別作為脈沖波變換單元差動(dòng)放大器的2個(gè)輸入，脈沖波變換單元差動(dòng)放大器的輸出信號(hào)為
~ 7，8個(gè)開關(guān)的驅(qū)動(dòng)信號(hào)分別為SWtl ~ 7。Sff0直接來自微處理器，AS0表征混合信號(hào)的直流分量；SWi為脈沖邏輯單元信號(hào)輸出，AS1表征混合信號(hào)的脈沖分量，SW2 ~ 7為6個(gè)相頻邏輯單兀信號(hào)輸出，AS2 ~ 7表征混合信號(hào)的6個(gè)正弦分量,AS2 ~ 7經(jīng)第一級(jí)加法器等權(quán)重相加,疊加后的信號(hào)經(jīng)第一級(jí)無源低通濾波、同相放大后輸出到正弦分量混合二選一模擬開關(guān)的公共端，基頻方波邏輯信號(hào)FBASs控制該正弦分量混合二選一模擬開關(guān)，2個(gè)輸出分別作為差動(dòng)放大器的2個(gè)輸入，正弦分量混合差動(dòng)放大器的輸出經(jīng)第二級(jí)無源低通濾波、同相放大后為SINS，SINS混合了所有正弦分量。SINS、AS。、AS1為第二級(jí)等權(quán)重加法器的三個(gè)輸入，力口法器等權(quán)重疊加后的輸出即為本發(fā)明所要發(fā)生的多分量混合信號(hào)SMIX。
[0044]實(shí)施上述第一種方式的混合信號(hào)發(fā)生器，使用的元器件有:1個(gè)FPGA、1個(gè)8通道DAC,3個(gè)模擬多路開關(guān)、6個(gè)四運(yùn)放、I個(gè)8排阻、I個(gè)4排阻，以及若干電感、電容、電阻。
[0045]上述第一種混合信號(hào)發(fā)生器的實(shí)施方式，也需要直流分量增益系數(shù)、正弦分量增益系數(shù)、正弦分量的幅頻特性、正弦分量的相頻特性進(jìn)行校準(zhǔn)，校準(zhǔn)方法與前面
【發(fā)明內(nèi)容】
部分所述校準(zhǔn)方法完全一致。
[0046]實(shí)施例二:
結(jié)合圖6，為本發(fā)明的第二種較佳實(shí)施方式，能產(chǎn)生2路混合信號(hào)，每路混合信號(hào)由I個(gè)直流分量和7個(gè)正弦分量構(gòu)成。單片F(xiàn)PGA中，去掉了脈沖控制邏輯單元，而相頻控制邏輯單元增加到14個(gè)，每路混合信號(hào)對(duì)應(yīng)7個(gè)，因此本圖中FPGA的數(shù)字邏輯電路資源要比圖2中FPGA的多。本圖中的每個(gè)模擬電路與圖2中的模擬電路基本相同，差異在于兩級(jí)加法器的輸入個(gè)數(shù)有變化；本圖第一級(jí)加法器增加了 I個(gè)輸入，輸入為AS1 ~ 7 ;第二級(jí)加法器減少了 I個(gè)輸入，輸入為AStl和SINS。由于2路混合信號(hào)各分量均米用同一時(shí)鐘Fsys和同一全局同步SRST，兩路混合信號(hào)可以實(shí)現(xiàn)同步。[0047]上述第二種雙路混合信號(hào)發(fā)生器的實(shí)施方式，需要兩個(gè)通道信號(hào)的直流分量增益系數(shù)、正弦分量增益系數(shù)、正弦分量的幅頻特性、正弦分量的相頻特性，校準(zhǔn)方法與前面
【發(fā)明內(nèi)容】
部分所述校準(zhǔn)方法完全一致。
[0048]關(guān)于在圖2和圖6中的FPGA選型，F(xiàn)PGA應(yīng)該在滿足本發(fā)明所有功能指標(biāo)的基礎(chǔ)上略有剩余，常用的FPGA容量可驅(qū)動(dòng)產(chǎn)生多通道多分量混合信號(hào)的。運(yùn)用QUARTUSE II仿真設(shè)計(jì)表明:如采用ALTERA公司的FPGA器件EP2C5T144，其資源足夠滿足驅(qū)動(dòng)4個(gè)模擬電路來驅(qū)動(dòng)實(shí)現(xiàn)4通道上述八分量混合信號(hào)。
[0049]以上所述的僅為本發(fā)明的具體實(shí)施例，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明精神和原則之內(nèi)的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種多分量混合信號(hào)發(fā)生器，其特征在于:它是由模擬電路和單片可編程邏輯器件構(gòu)成，可編程邏輯器件內(nèi)嵌有接口單元、時(shí)鐘發(fā)生單元、脈沖控制邏輯單元和相頻控制邏輯單元，接口電路連接微處理器，時(shí)鐘發(fā)生單元連接外部輸入時(shí)鐘，接口電路分別連接脈沖控制邏輯單元和相頻控制邏輯單元，時(shí)鐘發(fā)生單元分別連接脈沖控制邏輯單元、相頻控制邏輯單元和模擬電路；脈沖控制邏輯單元包括脈沖參數(shù)鎖存器、脈沖控制邏輯數(shù)控振蕩器、脈沖控制邏輯相位加法器和數(shù)據(jù)比較器，時(shí)鐘發(fā)生單元連接脈沖控制邏輯數(shù)控振蕩器，脈沖控制邏輯數(shù)控振蕩器連接脈沖控制邏輯相位加法器，脈沖控制邏輯相位加法器連接數(shù)據(jù)比較器，數(shù)據(jù)比較器連接模擬電路；相頻控制邏輯單元包括相頻參數(shù)鎖存器、相頻控制邏輯數(shù)控振蕩器和相頻控制邏輯相位加法器，時(shí)鐘發(fā)生單元連接相頻控制邏輯數(shù)控振蕩器，相頻控制邏輯數(shù)控振蕩器連接相頻控制邏輯相位加法器，相頻控制邏輯相位加法器連接模擬電路。
2.根據(jù)權(quán)利要求1所述的一種多分量混合信號(hào)發(fā)生器，其特征在于:所述的時(shí)鐘發(fā)生單元包括鎖相環(huán)倍頻單元和偶數(shù)分頻單元，外部輸入時(shí)鐘連接鎖相環(huán)倍頻單元，鎖相環(huán)倍頻單元分別連接偶數(shù)分頻單元 、脈沖控制邏輯單元和相頻控制邏輯單元，偶數(shù)分頻單元連接模擬電路。
3.根據(jù)權(quán)利要求2所述的一種多分量混合信號(hào)發(fā)生器，其特征在于:所述的模擬電路包括脈沖波變換單元、正弦分量混合單元、全分量疊加單元三部分，微處理器連接脈沖波變換單元，脈沖波變換單元和偶數(shù)分頻單元分別連接正弦分量混合單元，正弦分量混合單元連接全分量疊加單元，全分量疊加單元輸出即為最終輸出。
4.根據(jù)權(quán)利要求3所述的一種多分量混合信號(hào)發(fā)生器，其特征在于:所述的脈沖波變換單元包括脈沖波變換二選一模擬開關(guān)和脈沖波變換差動(dòng)放大器，微處理器、脈沖控制邏輯單元和相頻控制邏輯單元分別連接脈沖波變換二選一模擬開關(guān)，脈沖波變換二選一模擬開關(guān)連接脈沖波變換差動(dòng)放大器，脈沖波變換差動(dòng)放大器連接正弦分量混合單元。
5.根據(jù)權(quán)利要求4所述的一種多分量混合信號(hào)發(fā)生器，其特征在于:所述的正弦分量混合單元包括第一級(jí)等權(quán)重加法器、第一級(jí)無源低通濾波器、正弦分量混合二選一模擬開關(guān)、正弦分量混合差動(dòng)放大器和第二級(jí)無源低通濾波器，脈沖波變換差動(dòng)放大器連接第一級(jí)等權(quán)重加法器，第一級(jí)等權(quán)重加法器連接第一級(jí)無源低通濾波器，第一級(jí)無源低通濾波器、偶數(shù)分頻單元分別連接正弦分量混合二選一模擬開關(guān)，正弦分量混合二選一模擬開關(guān)連接正弦分量混合差動(dòng)放大器，正弦分量混合差動(dòng)放大器連接第二級(jí)無源低通濾波器，第二級(jí)無源低通濾波器連接全分量疊加單元。
6.根據(jù)權(quán)利要求5所述的一種多分量混合信號(hào)發(fā)生器，其特征在于:所述的全分量疊加單元包括第二級(jí)等權(quán)重加法器；第二級(jí)無源低通濾波器連接第二級(jí)等權(quán)重加法器，第二級(jí)等權(quán)重加法器輸出即為最終輸出。
7.根據(jù)權(quán)利要求1所述的一種多分量混合信號(hào)發(fā)生方法，其特征在于:混合信號(hào)由I個(gè)直流分量、K個(gè)脈沖分量、N-K-1個(gè)正弦分量組成，所有分量參數(shù)均獨(dú)立設(shè)置；信號(hào)發(fā)生電路由單片F(xiàn)PGA和模擬電路組成，可編程邏輯器件內(nèi)置了接口電路、時(shí)鐘發(fā)生電路及若干路控制邏輯單元，可編程邏輯器件的型號(hào)和封裝根據(jù)混合信號(hào)的分量數(shù)及分量參數(shù)指標(biāo)來確定，該方法步驟包括: (I)接口電路將微處理器的串行總線換成內(nèi)部并行總線，以設(shè)置各正弦分量的頻率字、相位字，設(shè)置各脈沖分量的頻率字、相位字、脈寬字，接口電路還從微處理器引入復(fù)位信號(hào)SRST ； (2)時(shí)鐘發(fā)生電路產(chǎn)生系統(tǒng)時(shí)鐘Fsys和由Fsys偶數(shù)分頻產(chǎn)生的基頻方波信號(hào)FBAS； (3)K個(gè)脈沖控制邏輯單元產(chǎn)生脈沖控制信號(hào)SW1 ~ κ，K為O代表混合信號(hào)無脈沖分量；K個(gè)脈沖控制邏輯單元電路結(jié)構(gòu)完全相同；在每個(gè)脈沖控制邏輯單元中，帶相位預(yù)置功能的脈沖控制邏輯數(shù)控振蕩器的輸入為頻率字和相位字，工作時(shí)鐘為Fsys，復(fù)位由SRST實(shí)現(xiàn)，脈沖控制邏輯數(shù)控振蕩器的高位輸與脈寬字比較，數(shù)據(jù)比較器的輸出(小于等于邏輯關(guān)系)即是脈沖控制信號(hào)； (4)N-K-1個(gè)相頻控制邏輯單元產(chǎn)生相頻控制信號(hào)SWK+1 ~ N_1； K為N-K-1代表混合信號(hào)無正弦分量；N-K-1個(gè)相頻控制邏輯單元電路結(jié)構(gòu)完全相同；在每個(gè)相頻控制邏輯單元中，帶相位預(yù)置功能的相頻控制邏輯數(shù)控振蕩器的輸入為頻率字和相位字，工作時(shí)鐘為Fsys，復(fù)位由SRST實(shí)現(xiàn)，相頻控制邏輯數(shù)控振蕩器的最高位輸出即是相頻控制信號(hào)，對(duì)應(yīng)的正弦分量頻率為該相頻控制信號(hào)與基頻方波信號(hào)FBAS頻率之差； (5)模擬電路受微處理器和FPGA雙重控制；微處理器直接設(shè)置N路DAC輸出并驅(qū)動(dòng)控制信號(hào)SWtl, FPGA輸出FBAS并驅(qū)動(dòng)控制信號(hào)SW1 ~ ；Sff0 ~ 控制直流信號(hào)變換產(chǎn)生N個(gè)極性變化的模擬信號(hào)AS0 ~ H、ASK+1 ~ η經(jīng)等權(quán)重疊加、低通濾波、與FBAS混頻、再低通濾波后形成混合所有正弦分量的信號(hào)SINS ；AS0 ~ κ和SINS經(jīng)等權(quán)重疊加，即產(chǎn)生本發(fā)明的多分量混合信號(hào)SMIX ； (6)當(dāng)多個(gè)模擬電路在單片F(xiàn)PGA及微處理器支持下并行工作時(shí)，即升級(jí)成為多通道多分量混合信號(hào)發(fā)生器，且可實(shí)現(xiàn)多通道混合信號(hào)同步。
【文檔編號(hào)】H03K3/02GK103607182SQ201310626687
【公開日】2014年2月26日 申請(qǐng)日期:2013年12月2日 優(yōu)先權(quán)日:2013年12月2日
【發(fā)明者】童子權(quán), 任麗軍, 于曉洋, 孫連義, 李卓然, 林舒 申請(qǐng)人:哈爾濱理工大學(xué)