開關(guān)電路的制作方法
【專利摘要】本發(fā)明提供一種能進(jìn)一步減小導(dǎo)通電阻與布線間電容之積的開關(guān)電路。開關(guān)電路具備源布線，所述源布線設(shè)置在第三布線層，在第二方向上延伸，并與第七通孔布線的另一端連接。開關(guān)電路具備漏布線，所述漏布線設(shè)置在第三布線層，與源布線相鄰地在第二方向上延伸，并與第八通孔布線的另一端和第九通孔布線的另一端連接。第四布線不位于與漏布線相對的區(qū)域，第五和第六布線不位于與源布線相對的區(qū)域。
【專利說明】開關(guān)電路
[0001]相關(guān)申請的交叉引用
[0002]本申請基于并要求日本專利申請2012-120822號(申請日:2012年5月28日)的優(yōu)先權(quán)。本申請參照該基礎(chǔ)申請而包含基礎(chǔ)申請的全部內(nèi)容。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及一種開關(guān)電路。
【背景技術(shù)】
[0004]開關(guān)電路的性能由導(dǎo)通電阻和布線間電容來表現(xiàn)，該導(dǎo)通電阻與布線間電容之積成為重要指標(biāo)。
[0005]例如，在用MOSFET構(gòu)成開關(guān)電路的情況下，在其工序中決定了導(dǎo)通電阻以及布線間電容的基礎(chǔ)值。MOSFET上 的布線所產(chǎn)生的導(dǎo)通電阻和布線間電容的影響也不能忽視。特別是工序微細(xì)化越先進(jìn)布線越接近，因此有布線間電容增加的趨勢。

【發(fā)明內(nèi)容】

[0006]本發(fā)明提供一種能進(jìn)一步減小導(dǎo)通電阻與布線間電容之積的開關(guān)電路。
[0007]實(shí)施方式涉及的開關(guān)電路具備半導(dǎo)體襯底。開關(guān)電路具備第一柵電極，所述第一柵電極隔著柵絕緣膜設(shè)置在所述半導(dǎo)體襯底上，在第一方向上延伸。開關(guān)電路具備第二柵電極，所述第二柵電極隔著柵絕緣膜設(shè)置在所述半導(dǎo)體襯底上，在所述第一方向上延伸。開關(guān)電路具備第一通孔( )布線，所述第一通孔布線的一端與所述半導(dǎo)體襯底的源區(qū)域連接，所述源區(qū)域在第二方向上與所述第一柵電極和所述第二柵電極相鄰。開關(guān)電路具備第二通孔布線，所述第二通孔布線的一端與所述半導(dǎo)體襯底的第一漏區(qū)域連接，所述第一漏區(qū)域在與所述源區(qū)域相反的一側(cè)，在所述第二方向上與所述第一柵電極相鄰。開關(guān)電路具備第三通孔布線，所述第三通孔布線的一端與所述半導(dǎo)體襯底的第二漏區(qū)域連接，所述第二漏區(qū)域在與所述源區(qū)域相反的一側(cè)，在所述第二方向上與所述第二柵電極相鄰。開關(guān)電路具備第一布線，所述第一布線設(shè)置在所述半導(dǎo)體襯底的上方的第一布線層，在所述第一方向上延伸，并與所述第一通孔布線的另一端連接。開關(guān)電路具備第二布線，所述第二布線設(shè)置在所述第一布線層，與所述第二通孔布線的另一端連接，并在所述第一方向上延伸。開關(guān)電路具備第三布線，所述第三布線設(shè)置在所述第一布線層，與所述第三通孔布線的另一端連接，并在所述第一方向上延伸。開關(guān)電路具備第四通孔布線，所述第四通孔布線的一端與所述第一布線連接。開關(guān)電路具備第五通孔布線，所述第五通孔布線的一端與所述第二布線連接。開關(guān)電路具備第六通孔布線，所述第六通孔布線的一端與所述第三布線連接。開關(guān)電路具備第四布線，所述第四布線設(shè)置在所述第一布線層的上方的第二布線層，在所述第一方向上延伸，并與所述第四通孔布線的另一端連接。開關(guān)電路具備第五布線，所述第五布線設(shè)置在所述第二布線層，在所述第一方向上延伸，并與所述第五通孔布線的另一端連接。開關(guān)電路具備第六布線，所述第六布線設(shè)置在所述第二布線層，在所述第一方向上延伸，并與所述第六通孔布線的另一端連接。開關(guān)電路具備第七通孔布線，所述第七通孔布線的一端與所述第四布線連接。開關(guān)電路具備第八通孔布線，所述第八通孔布線的一端與所述第五布線連接。開關(guān)電路具備第九通孔布線，所述第九通孔布線的一端與所述第六布線連接。開關(guān)電路具備源布線，所述源布線設(shè)置在所述第二布線層的上方的第三布線層，在所述第二方向上延伸，并與所述第七通孔布線的另一端連接。開關(guān)電路具備漏布線，所述漏布線設(shè)置在所述第三布線層，與所述源布線相鄰地在所述第二方向上延伸，并與所述第八通孔布線的另一端和所述第九通孔布線的另一端連接。
[0008]所述第四布線不位于與所述漏布線相對的區(qū)域，所述第五和第六布線不位于與所述源布線相對的區(qū)域。
【專利附圖】

【附圖說明】
[0009]圖1是示出第一實(shí)施方式涉及的開關(guān)電路100的配置結(jié)構(gòu)的一例的平面圖。
[0010]圖2是示出沿圖1的第二方向Y的Zl-Zl線的剖面的一例的剖視圖。
[0011]圖3是示出沿圖1的第二方向Y的Z2-Z2線的剖面的一例的剖視圖。
[0012]圖4是示出第二實(shí)施方式涉及的開關(guān)電路200的配置結(jié)構(gòu)的一例的平面圖。
[0013]圖5是示出沿圖4的第二方向Y的Zl-Zl線的剖面的一例的剖視圖。
[0014]圖6是示出沿圖4的第二方向Y的Z2-Z2線的剖面的一例的剖視圖。
[0015]圖7是示出第三實(shí)施方式涉及的開關(guān)電路300的配置結(jié)構(gòu)的一例的平面圖。
[0016]圖8是示出沿圖7的第二方向Y的Zl-Zl線的剖面的一例的剖視圖。
[0017]圖9是示出沿圖7的第二方向Y的Z2-Z2線的剖面的一例的剖視圖。
【具體實(shí)施方式】
[0018]以下，基于附圖，對實(shí)施方式進(jìn)行說明。
[0019](第一實(shí)施方式)
[0020]圖1是示出第一實(shí)施方式涉及的開關(guān)電路100的配置結(jié)構(gòu)的一例的平面圖。此外，圖2是示出沿圖1的第二方向Y的Zl-Zl線的剖面的一例的剖視圖。此外，圖3是示出沿圖1的第二方向Y的Z2-Z2線的剖面的一例的剖視圖。
[0021]再有，在圖1中，關(guān)于圖2和圖3中示出的源區(qū)域S、第一、第二漏區(qū)域D1、D2、柵絕緣膜1、第一至第三通孔布線Vl?V3、第一、第二追加布線AL1、AL2、第十、第十一通孔布線AV1、AV2，為了使附圖簡單而未在圖中示出。
[0022]如圖1至圖3所示，開關(guān)電路100包括:半導(dǎo)體襯底1、柵絕緣膜1、第一柵電極G1、第二柵電極G2、第一布線L1、第二布線L2、第三布線L3、第四布線L4、第五布線L5、第六布線L6、第七布線L7、第八布線L8、第九布線L9、第一通孔布線V1、第二通孔布線V2、第三通孔布線V3、第四通孔布線V4、第五通孔布線V5、第六通孔布線V6、第七通孔布線V7、第八通孔布線V8、第九通孔布線V9、源布線SL、漏布線DL、第十通孔布線AV1、第十一通孔布線AV2、第一追加布線AL1、第二追加布線AL2、第一母線BL1、以及第二母線BL2。
[0023]再有，開關(guān)電路100的上述各結(jié)構(gòu)之間例如被層間絕緣膜(未圖示)填滿。
[0024]半導(dǎo)體襯底I例如是SOI襯底。在該半導(dǎo)體襯底I上形成有活性區(qū)域AA，該活性區(qū)域AA形成有源區(qū)域S和第一、第二漏區(qū)域Dl、D2。該活性區(qū)域AA被未圖示的元件分離絕緣膜在第一方向X和第二方向Y上進(jìn)行劃分。再有，所述第一方向X和第二方向Y例如大致正交。
[0025]第一柵電極Gl隔著柵絕緣膜i設(shè)置在半導(dǎo)體襯底I上，在第一方向X上延伸。
[0026]第二柵電極G2隔著柵絕緣膜i設(shè)置在半導(dǎo)體襯底I上，在第一方向X上延伸。
[0027]再有，第一柵電極Gl經(jīng)由通孔布線VG與柵布線LGl連接。此外，第二柵電極G2經(jīng)由通孔布線VG與柵布線LG2連接。即，所述第一柵電極Gl和第二柵電極G2電連接。
[0028]此外，第一通孔布線Vl的下部(一端)與半導(dǎo)體襯底I的源區(qū)域S連接，所述源區(qū)域S在第二方向Y上與第一柵電極Gl和第二柵電極G2相鄰。
[0029]第二通孔布線V2的下部(一端)與半導(dǎo)體襯底I的第一漏區(qū)域Dl連接，所述第一漏區(qū)域Dl在第二方向Y上，在與源區(qū)域S相反的一側(cè)與第一柵電極Gl相鄰。
[0030]第三通孔布線V3的下部(一端)與半導(dǎo)體襯底I的第二漏區(qū)域D2連接，所述第二漏區(qū)域D2在第二方向Y上，在與源區(qū)域S相反的一側(cè)與第二柵電極G2相鄰。
[0031]再有，例如，半導(dǎo)體襯底1、源區(qū)域S、第一漏區(qū)域D1、柵絕緣膜i和第一柵電極Gl構(gòu)成 MOSFET。
[0032]同樣，例如，半導(dǎo)體襯底1、源區(qū)域S、第二漏區(qū)域D2、柵絕緣膜i和第二柵電極G2構(gòu)成 MOSFET。
[0033]從而，第一方向X對應(yīng)于MOSFET的溝道的橫向，第二方向Y對應(yīng)于MOSFET的溝道的縱向。
[0034]此外，第一布線LI設(shè)置在半導(dǎo)體襯底I的上方的第一布線層Ml中，在第一方向X上延伸，下面與第一通孔布線Vi的上部(另一端)連接。
[0035]第二布線L2設(shè)置在第一布線層Ml中，下面與第二通孔布線V2的上部(另一端)連接，并在第一方向X上延伸。
[0036]第三布線L3設(shè)置在第一布線層Ml中，下面與第三通孔布線V3的上部(另一端)連接，并在第一方向X上延伸。
[0037]此外，第四通孔布線V4的下部(一端)與第一布線LI的上面連接。
[0038]第五通孔布線V5的下部(一端)與第二布線L2的上面連接。
[0039]第六通孔布線V6的下部(一端)與第三布線L3的上面連接。
[0040]此外，第四布線L4設(shè)置在第一布線層Ml的上方的第二布線層M2中，在第一方向X上延伸，下面與第四通孔布線V4的上部(另一端)連接。
[0041 ] 第五布線L5設(shè)置在第二布線層M2中，在第一方向X上延伸，下面與第五通孔布線V5的上部(另一端)連接。
[0042]第六布線L6設(shè)置在第二布線層M2中，在第一方向X上延伸，下面與第六通孔布線V6的上部(另一端)連接。
[0043]再有，第一至第六布線LI?L6例如是金屬布線。
[0044]此外，第七通孔布線V7的下部(一端)與第四布線L4的上面連接。
[0045]第八通孔布線V8的下部(一端)與第五布線L5的上面連接。
[0046]第九通孔布線V9的下部(一端)與第六布線L6的上面連接。
[0047]此外，源布線SL設(shè)置在第二布線層M2的上方的第三布線層M3中，在第二方向Y上延伸，下面與第七通孔布線V7的上部(另一端)連接(圖1、圖3)。[0048]漏布線DL設(shè)置在第三布線層M3中，與源布線SL相鄰地在第二方向Y上延伸，下面與第八通孔布線V8的上部(另一端)和第九通孔布線V9的上部(另一端)連接(圖1、圖2)。
[0049]再有，源布線SL、漏布線DL例如是金屬布線。
[0050]此外，例如圖1所示，關(guān)于在活性區(qū)域AA的中央附近相鄰的源布線SL和漏布線DL，源布線SL的第一方向X上的寬度與漏布線DL的第一方向X上的寬度相等。
[0051]另外，例如圖1所示，在源布線SL與半導(dǎo)體襯底I的形成有源區(qū)域S和第一、第二漏區(qū)域Dl、D2的活性區(qū)域AA的端部鄰近的情況下(圖1上側(cè)的源布線SL和漏布線DL的組合的情況)，源布線SL的第一方向X上的寬度是漏布線DL的第一方向X上的寬度的一半。
[0052]同樣，在漏布線DL與半導(dǎo)體襯底I的形成有源區(qū)域S和第一、第二漏區(qū)域Dl、D2的活性區(qū)域AA的端部鄰近的情況下(圖1下側(cè)的源布線SL和漏布線DL的組合的情況)，漏布線DL的第一方向X上的寬度是源布線SL的第一方向X上的寬度的一半。
[0053]通過如上所述地規(guī)定源布線SL和漏布線DL的寬度，與這些源布線SL和漏布線DL連接的MOSFET的結(jié)構(gòu)的平衡變得均勻。即，各MOSFET的特性變得相等。
[0054]這樣，例如，由于向各第一柵電極Gl均勻地流動電流，因此能夠降低MOS晶體管的導(dǎo)通電阻。即，能夠提高開關(guān)電路100的開關(guān)性能。
[0055]另外，由于流到各布線層的電流的粗密度均勻化，因此能夠進(jìn)一步增大可輸入到開關(guān)電路100中的電流、功率。
[0056]此外，第四布線L4不位于漏布線DL的下方區(qū)域(與漏布線DL相對的區(qū)域)中(圖1、圖2)。
[0057]特別是第四布線L4例如圖1和圖3所示地僅位于源布線SL的下方區(qū)域(與源布線SL相對的區(qū)域)中。
[0058]該第四布線L4的第一方向X上的長度例如圖1所示地與源布線SL的第一方向X上的寬度相等。
[0059]另外，第五和第六布線L5和L6不位于源布線SL的下方區(qū)域(與源布線SL相對的區(qū)域)中(圖1、圖3)。
[0060]特別是第五和第六布線L5和L6例如圖1和圖2所示地僅位于漏布線DL的下方區(qū)域(與漏布線DL相對的區(qū)域)中。
[0061]該第五和第六布線L5和L6的第一方向X上的長度例如圖1所示地與漏布線DL的第一方向X上的寬度相等。
[0062]此外，第一母線BLl設(shè)置在第三布線層M3中，在第一方向X上延伸，與源布線SL的一端連接。
[0063]第二母線BL2設(shè)置在第三布線層M3中，以使源布線SL和漏布線DL位于第二母線BL2與第一母線BLl之間。該第二母線BL2在第一方向X上延伸，與漏布線DL的一端連接。
[0064]再有，第一、第二母線BL1、BL2例如是金屬布線。
[0065]此外，第十通孔布線AVl例如圖3所示地下部(一端)與源布線SL的上面連接。
[0066]此外，第十一通孔布線AV2例如圖2所示地下部(一端)與漏布線DL的上面連接。
[0067]此外，如圖3所示，第一追加布線ALl設(shè)置在第三布線層M3的上方的第四布線層M4中，下面與第十通孔布線AVl的上部(另一端)連接。
[0068]該第一追加布線ALl例如具有與源布線SL相同的平面形狀。
[0069]此外，如圖2所示，第二追加布線AL2設(shè)置在第四布線層M4中，在第二方向Y上與第一追加布線ALl相鄰地延伸，下面與第十一通孔布線AV2連接。
[0070]再有，第一、第二追加布線ALl、AL2例如是金屬布線。
[0071]利用這些第一、第二追加布線AL1、AL2，能夠降低開關(guān)電路100的導(dǎo)通電阻。
[0072]該第二追加布線AL2例如具有與漏布線DL相同的平面形狀。
[0073]特別是如圖1所示地在第一方向X上并列配置多個(gè)(圖1的例子中是2個(gè))包含第一至第九通孔布線Vl?V9、第四至第六布線L4?L6、源布線SL和漏布線DL在內(nèi)的單
J Li ο
[0074]這樣能夠降低因第一布線層Ml引起的電流負(fù)荷。
[0075]從而，如上所述，第二布線層M2的第四至第六布線L4?L6沒有必要成為梳形構(gòu)造，僅配置在必要部分上即可。
[0076]S卩，由于第二布線層M2的布線間隔變大，因此大幅度地降低了布線間電容。另外，通過調(diào)整第三布線層M3的布線寬度，也能降低導(dǎo)通電阻。
[0077]如上所述，根據(jù)本實(shí)施方式涉及的開關(guān)電路，能夠進(jìn)一步減小導(dǎo)通電阻與布線間電容之積。
[0078](第二實(shí)施方式)
[0079]在上述的第一實(shí)施方式中，對源布線(漏布線)與第一追加布線(第二追加布線)相平行的結(jié)構(gòu)的一例進(jìn)行了說明。
[0080]在本第二實(shí)施方式中，對源布線(漏布線)與第一追加布線(第二追加布線)相正交的結(jié)構(gòu)的一例進(jìn)行說明。
[0081]圖4是示出第二實(shí)施方式涉及的開關(guān)電路200的配置結(jié)構(gòu)的一例的平面圖。此外，圖5是示出沿圖4的第二方向Y的Zl-Zl線的剖面的一例的剖視圖。此外，圖6是示出沿圖4的第二方向Y的Z2-Z2線的剖面的一例的剖視圖。
[0082]再有,在圖4至圖6中，與圖1至圖3的符號相同的符號表不與第一實(shí)施方式同樣的結(jié)構(gòu)。此外，在圖4中，關(guān)于圖5和圖6中示出的源區(qū)域S、第一、第二漏區(qū)域D1、D2、柵絕緣膜1、第一至第三通孔布線Vl?V3，為了使附圖簡單而未在圖中示出。
[0083]如圖4至圖6所示，開關(guān)電路200與第一實(shí)施方式的開關(guān)電路100相比，還包括第一附加母線BALl和第二附加母線BAL2。
[0084]第一附加母線BALl設(shè)置在第四布線層M4中，在第二方向Y上延伸。并且，各第一追加布線ALl與該第一附加母線BALl連接。
[0085]第二附加母線BAL2設(shè)置在第四布線層M4中，在第二方向Y上延伸。并且，各第二追加布線AL2與該第二附加母線BAL2連接。
[0086]在該開關(guān)電路200中，各第一和第二追加布線ALl和AL2在第一方向X上延伸。
[0087]S卩，第四布線層M4的布線具有梳形的結(jié)構(gòu)。并且，源布線SL(漏布線DL)與第一追加布線ALl (第二追加布線AL2)相正交。
[0088]在本實(shí)施方式中，如果是多層布線工序，就可以通過在使梳形的布線之間適當(dāng)?shù)亓舫隹障兜臓顟B(tài)下向上層疊，來使導(dǎo)通電阻與布線間電容之積最小化。[0089]開關(guān)電路200的其他結(jié)構(gòu)及功能與第一實(shí)施方式的開關(guān)電路100相同。
[0090]即，根據(jù)本實(shí)施方式涉及的開關(guān)電路，與第一實(shí)施方式同樣能夠進(jìn)一步減小導(dǎo)通電阻與布線間電容之積。
[0091](第三實(shí)施方式)
[0092]在該第三實(shí)施方式中，對MOSFET具有雙柵構(gòu)造的結(jié)構(gòu)的一例進(jìn)行說明。
[0093]圖7是示出第三實(shí)施方式涉及的開關(guān)電路300的配置結(jié)構(gòu)的一例的平面圖。此外，圖8是示出沿圖7的第二方向Y的Zl-Zl線的剖面的一例的剖視圖。此外，圖9是示出沿圖7的第二方向Y的Z2-Z2線的剖面的一例的剖視圖。
[0094]再有,在圖7至圖9中，與圖1至圖3的符號相同的符號表不與第一實(shí)施方式同樣的結(jié)構(gòu)。此外，在圖7中，關(guān)于圖8和圖9中示出的源區(qū)域S、第一、第二漏區(qū)域D1、D2、柵絕緣膜1、第一至第三通孔布線Vl~V3、第一、第二追加布線AL1、AL2、第十、第十一通孔布線AV1、AV2，為了使附圖簡單而未在圖中示出。
[0095]如圖7至圖9所示，該開關(guān)電路300與第一實(shí)施方式的開關(guān)電路100相比，還包括第三柵電極G3、第四柵電極G4、柵布線LG2、布線Lx和通孔布線Vx。
[0096]第三柵電極G3隔著柵絕緣膜i設(shè)置在半導(dǎo)體襯底I上，在第一方向X上延伸，在第二方向Y上，在源區(qū)域S與第一漏區(qū)域Dl之間與第一柵電極Gl相鄰。
[0097]第四柵電極G4隔著柵絕緣膜i設(shè)置在半導(dǎo)體襯底I上，在第一方向X上延伸，在第二方向Y上，在源區(qū)域S與第二漏區(qū)域D2之間與第二柵電極G2相鄰地，在第一方向X上延伸。
[0098]再有，第三柵電極G3經(jīng)由通孔布線VG與柵布線LG2連接。此外，第四柵電極G4經(jīng)由通孔布線VG與柵布線LG2連接。即，所述第三柵電極G3和第四柵電極G4電連接。
[0099]像這樣，在雙柵化后的開關(guān)電路300中，也能夠利用與第一實(shí)施方式同樣的多重化來降低布線間電容。
[0100]再有，在半導(dǎo)體襯底I是SOI襯底的情況下，如圖7所示，布線Lx經(jīng)由通孔布線Vx與半導(dǎo)體襯底I的活性區(qū)域AA電連接。對該布線Lx施加規(guī)定的電壓，或者輸出電壓。
[0101]該開關(guān)電路300的其他結(jié)構(gòu)及功能與第一實(shí)施方式的開關(guān)電路I相同。
[0102]即，根據(jù)本實(shí)施方式涉及的開關(guān)電路，與第一實(shí)施方式同樣地能夠進(jìn)一步減小導(dǎo)通電阻與布線間電容之積。
[0103]再有，實(shí)施方式是例示，發(fā)明范圍不限定于此。
[0104]符號說明
[0105]100,200,300 開關(guān)電路
[0106]G1、G2第一、第二柵電極
[0107]LI~L9第一至第九布線
[0108]Vl~V9第一~第九通孔布線
[0109]SL源布線
[0110]DL漏布線
[0111]AVU AV2第十、第十一通孔布線
[0112]AL1、AL2第一、第二追加布線
[0113]BL1、BL2 第一、第二母線
【權(quán)利要求】
1.一種開關(guān)電路，其特征在于，具備: 半導(dǎo)體襯底； 第一柵電極，隔著柵絕緣膜設(shè)置在所述半導(dǎo)體襯底上，在第一方向上延伸； 第二柵電極，隔著柵絕緣膜設(shè)置在所述半導(dǎo)體襯底上，在所述第一方向上延伸； 第一通孔布線，該第一通孔布線的一端與源區(qū)域連接，所述源區(qū)域在第二方向上與所述第一柵電極和所述第二柵電極相鄰； 第二通孔布線，該第二通孔布線的一端與第一漏區(qū)域連接，所述第一漏區(qū)域在與所述源區(qū)域相反的一側(cè)與所述第一柵電極相鄰； 第三通孔布線，該第三通孔布線的一端與第二漏區(qū)域連接，所述第二漏區(qū)域在與所述源區(qū)域相反的一側(cè)與所述第二柵電極相鄰； 第一布線，設(shè)置在第一布線層，在 所述第一方向上延伸，并與所述第一通孔布線的另一端連接； 第二布線，設(shè)置在所述第一布線層，與所述第二通孔布線的另一端連接，并在所述第一方向上延伸； 第三布線，設(shè)置在所述第一布線層，與所述第三通孔布線的另一端連接，并在所述第一方向上延伸； 第四通孔布線，該第四通孔布線的一端與所述第一布線連接； 第五通孔布線，該第五通孔布線的一端與所述第二布線連接； 第六通孔布線，該第六通孔布線的一端與所述第三布線連接； 第四布線，設(shè)置在第二布線層，在所述第一方向上延伸，并與所述第四通孔布線的另一端連接； 第五布線，設(shè)置在所述第二布線層，在所述第一方向上延伸，并與所述第五通孔布線的另一端連接； 第六布線，設(shè)置在所述第二布線層，在所述第一方向上延伸，并與所述第六通孔布線的另一端連接； 第七通孔布線，該第七通孔布線的一端與所述第四布線連接； 第八通孔布線，該第八通孔布線的一端與所述第五布線連接； 第九通孔布線，該第九通孔布線的一端與所述第六布線連接； 源布線，設(shè)置在第三布線層，在所述第二方向上延伸，并與所述第七通孔布線的另一端連接；以及 漏布線，設(shè)置在所述第三布線層，與所述源布線相鄰地在所述第二方向上延伸，并與所述第八通孔布線的另一端和所述第九通孔布線的另一端連接， 所述第四布線不位于與所述漏布線相對的區(qū)域， 所述第五和第六布線不位于與所述源布線相對的區(qū)域。
2.根據(jù)權(quán)利要求1所述的開關(guān)電路，其特征在于，所述第一方向與所述第二方向大致正交。
3.根據(jù)權(quán)利要求1或2所述的開關(guān)電路，其特征在于， 所述第四布線僅位于與所述源布線相對的區(qū)域， 所述第五和第六布線僅位于與所述漏布線相對的區(qū)域。
4.根據(jù)權(quán)利要求3所述的開關(guān)電路，其特征在于，所述第四布線的所述第一方向上的長度與所述源布線的所述第一方向上的寬度相等，所述第五和第六布線的所述第一方向上的長度與所述漏布線的所述第一方向上的寬度相等。
5.根據(jù)權(quán)利要求1所述的開關(guān)電路，其特征在于，所述源布線的所述第一方向上的寬度與所述漏布線的所述第一方向上的寬度相等。
6.根據(jù)權(quán)利要求1、2或5所述的開關(guān)電路，其特征在于，所述第一至第六布線、所述源布線和所述漏布線是金屬布線。
7.根據(jù)權(quán)利要求1所述的開關(guān)電路，其特征在于，所述第一柵電極和所述第二柵電極電連接。
8.根據(jù)權(quán)利要求1所述的開關(guān)電路，其特征在于，還包括: 第十通孔布線，該第十通孔布線的一端與所述源布線連接； 第十一通孔布線，該第十一通孔布線的一端與所述漏布線連接； 第一追加布線，設(shè)置在第四布線層，與所述第十通孔布線的另一端連接；和第二追加布線，設(shè)置在所述第四布線層，在所述第二方向上與所述第一追加布線相鄰地延伸，并與所述第十一通孔布線連接。
9.根據(jù)權(quán)利要求 8所述的開關(guān)電路，其特征在于， 所述第一追加布線具有與所述源布線相同的平面形狀， 所述第二追加布線具有與所述漏布線相同的平面形狀。
10.根據(jù)權(quán)利要求8所述的開關(guān)電路，其特征在于，所述第一和第二追加布線在所述第一方向上延伸。
11.根據(jù)權(quán)利要求1所述的開關(guān)電路，其特征在于，還包括: 第三柵電極，隔著柵絕緣膜設(shè)置在所述半導(dǎo)體襯底，在所述第一方向上延伸，并在所述第二方向上在所述源區(qū)域與所述第一漏區(qū)域之間與所述第一柵電極相鄰；和 第四柵電極，隔著柵絕緣膜設(shè)置在所述半導(dǎo)體襯底，在所述第一方向上延伸，并在所述第二方向上在所述源區(qū)域與所述第二漏區(qū)域之間與所述第二柵電極相鄰地，在所述第一方向上延伸。
12.根據(jù)權(quán)利要求11所述的開關(guān)電路，其特征在于，所述第三柵電極和所述第四柵電極電連接。
13.根據(jù)權(quán)利要求1所述的開關(guān)電路，其特征在于，在所述第一方向上并列配置多個(gè)包含所述第一至第九通孔布線、所述第四至第六布線、所述源布線和所述漏布線在內(nèi)的單元。
14.根據(jù)權(quán)利要求13所述的開關(guān)電路，其特征在于，還包括: 第一母線，設(shè)置在所述第三布線層，在所述第一方向上延伸，與所述源布線的一端連接；和 第二母線，設(shè)置在所述第三布線層，以使所述源布線和所述漏布線位于所述第二母線與所述第一母線之間，所述第二母線在所述第一方向上延伸，并與所述漏布線的一端連接。
15.根據(jù)權(quán)利要求4所述的開關(guān)電路，其特征在于，在所述源布線與形成有所述源區(qū)域和所述第一、第二漏區(qū)域的活性區(qū)域的端部鄰近的情況下，所述源布線的所述第一方向上的寬度是所述漏布線的所述第一方向上的寬度的一半。
16.根據(jù)權(quán)利要求4所述的開關(guān)電路，其特征在于，在所述漏布線與形成有所述源區(qū)域和所述第一、第二漏區(qū)域的活性區(qū)域的端部鄰近的情況下，所述漏布線的所述第一方向上的寬度是所述源布線的所述第一方向上的寬度的一半。
17.根據(jù)權(quán)利要求1所述 的開關(guān)電路，其特征在于，所述半導(dǎo)體襯底是SOI襯底。
【文檔編號】H03K17/687GK103456713SQ201310051656
【公開日】2013年12月18日 申請日期:2013年2月16日 優(yōu)先權(quán)日:2012年5月28日
【發(fā)明者】寺口貴之 申請人:株式會社東芝