專利名稱：基于負(fù)微分電阻特性的混合setcmos d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及集成電路技術(shù)領(lǐng)域，特別是一種基于負(fù)微分電阻特性的混合SETCMOS D觸發(fā)器。
背景技術(shù)：
當(dāng)MOS管的特征尺寸隨著摩爾定律的發(fā)展進(jìn)入IOOnm以后，其可靠性及電學(xué)特性由于受到量子效應(yīng)的影響面臨著諸多的挑戰(zhàn)。數(shù)字電路隨著MOS管特征尺寸的逐漸縮小，其穩(wěn)定性和集成度也面臨著挑戰(zhàn)。單電子晶體管(single-electron transistor, SET)作為新型的納米電子器件，有望成為MOS管進(jìn)入納米領(lǐng)域后的有力替代者。SET由庫(kù)侖島、柵極電容及兩個(gè)隧穿結(jié)構(gòu)成，主要通過(guò)柵極電壓控制電子隧穿而形成電流，具有超小的尺寸和極低的功耗。此外，單電子晶體管還具備獨(dú)特的庫(kù)侖振蕩特性及較高的電荷靈敏度等特 性，能有效地降低電路的復(fù)雜程度。因此，采用SET設(shè)計(jì)電路是解決目前數(shù)字電路面臨的困難的有效方案之一。但是，由于SET具有較高傳輸延遲、較低輸出電平的缺點(diǎn)，僅由SET構(gòu)成的傳統(tǒng)電路并不能獲得所需的性能，且無(wú)法與目前成熟的大規(guī)模集成電路相兼容。本實(shí)用新型采用SET/CM0S混合的形式，構(gòu)建了一個(gè)基于負(fù)微分電阻特性的數(shù)字電路-D觸發(fā)器。
發(fā)明內(nèi)容本實(shí)用新型的目的是提供一種基于負(fù)微分電阻特性的混合SETCMOS D觸發(fā)器，極大的降低了電路的功耗，并提聞了電路的集成度。本實(shí)用新型采用以下方案實(shí)現(xiàn)一種基于負(fù)微分電阻特性的混合SETCMOS D觸發(fā)器，其特征在于，包括一第一鎖存器，其包括一 NMOS傳輸管、具有NDR特性的混合SET/CMOS電路NDRl以及以SET/CM0S為基礎(chǔ)的負(fù)微分電阻電路SET-M0S1，所述的NDRl和SET-M0S1串聯(lián)，所述NMOS管的漏極連接至該NDRl和SET-M0S1之間；一第二鎖存器，其包括一 PMOS傳輸管、具有NDR特性的混合SET/CM0S電路NDR2以及以SET/CM0S為基礎(chǔ)的負(fù)微分電阻電路SET-M0S2，所述的NDR2和SET-M0S2串聯(lián)，所述PMOS管的漏極連接至該NDR2和SET-M0S2之間；以及一緩沖器，所述的第一鎖存器經(jīng)該緩沖器與所述第二鎖存器連接。在本實(shí)用新型一實(shí)施例中，所述SET-M0S1和SET-M0S2包括一單電子晶體管SET及一 NMOS管，所述的NMOS管的源極與單電子晶體管SET的漏極連接，所述NMOS管的漏極與所述單電子晶體管SET的柵極連接，該單電子晶體管SET的漏源兩端電壓Kds必須滿足
VdsI WCs，其中，Q為總電容，CY=C+Cctrl+Cd+Cs e為元電荷。在本實(shí)用新型一實(shí)施例中，所述NDRl和NDR2包括一單電子晶體管SET及一 PMOS管，所述的PMOS管的源極與單電子晶體管SET的源極相連，單電子晶體管SET的柵極與PMOS管的漏極相連，該單電子晶體管SET的漏源兩端電壓Kds必須滿足|匕|化/&，其中，Cs為總電容,e為元電荷。在本實(shí)用新型一實(shí)施例中，所述單電子晶體管SET由兩個(gè)隧穿結(jié)通過(guò)庫(kù)侖島串聯(lián)而成，外加的偏置電壓由柵極電容耦合到庫(kù)侖島上，以控制器件的隧穿電流，該單電子晶體管SET的主要參數(shù)包括隧穿結(jié)電容Cd和Cs，隧穿結(jié)電阻ZPd和Rs,柵極電容 和Gfel ;其中，隧穿結(jié)的充電能必須大于環(huán)境溫度引起的熱漲落，即式中'Ec為隧穿結(jié)的充電能'CfCg+CMj+Cd+Cs為單電子晶體管的總電容為元電荷-A為玻爾茲曼常數(shù)'T為環(huán)境溫度；隧穿結(jié)的電阻必須大于量子電阻，即4， 25. 8 ΚΩ，式中&為量子電阻;A為普朗克常量。在本實(shí)用新型一實(shí)施例中，所述NMOS傳輸管的參數(shù)滿足溝道寬度1為65nm，溝道長(zhǎng)度A1為100 nm,閾值電壓Kth為O. 423 V ;所述PMOS傳輸管的參數(shù)滿足溝道寬度Zfn為65nm，溝道長(zhǎng)度4為100 nm,閾值電壓Kth為-O. 365V ;所述PMOS管的參數(shù)滿足溝道寬度Wv為100 nm，溝道長(zhǎng)度&為65 nm，柵極電壓Kpg為O. 3 V，閾值電壓Vth為-O. 365 V ;所述NMOS管的參數(shù)滿足溝道寬度K為lOOnm，溝道長(zhǎng)度Zn為65nm，閾值電壓Kth為O. 423 V,柵極電壓Vn為O. 26V ;所述單電子晶體管SET的參數(shù)滿足隧穿結(jié)電容C；、Cd為O. 15aF，隧穿結(jié)電阻兄、A為I ΜΩ，背柵電壓Krfril為-O. IV，背柵電壓Κ&12為O. 7V,背柵電容Gtri為
O.laF，柵極電容 為O. 2aF。 與傳統(tǒng)的D觸發(fā)器相比，本實(shí)用新型采用的基于負(fù)微分電阻特性的混合SET/CMOSD觸發(fā)器的工作電流僅僅只有2(Γ40ηΑ，極大的降低了電路的功耗；如果采用純CMOS來(lái)實(shí)現(xiàn)緩沖器，本實(shí)用新型提出的D邊沿觸發(fā)器將需要14個(gè)晶體管，而如果采用SET/CM0S混合結(jié)構(gòu)實(shí)現(xiàn)緩沖器，則需要16個(gè)晶體管，此外由于SET具有極小的面積，與純CMOS構(gòu)成的D邊沿觸發(fā)器相比，本實(shí)用新型的電路結(jié)構(gòu)具有更小的面積。在低功耗、高集成度的設(shè)計(jì)中能得到很好的應(yīng)用。而且與SET構(gòu)成的觸發(fā)器相比，本實(shí)用新型有較大的輸出擺幅。

圖I是單電子晶體管SET結(jié)構(gòu)示意圖。圖2是以SET/CM0S為基礎(chǔ)的負(fù)微分電阻電路SET-MOS電路結(jié)構(gòu)示意圖。圖3是以SET/CM0S為基礎(chǔ)的負(fù)微分電阻電路SET-MOS電路的仿真特性曲線圖。圖4是具有NDR特性的混合SET/CM0S電路NDR電路結(jié)構(gòu)示意圖。圖5是具有NDR特性的混合SET/CM0S電路NDR電路的仿真特性曲線圖。圖6是鎖存器的結(jié)構(gòu)示意圖。圖7是鎖存器的仿真特性曲線圖。圖8是鎖存器的瞬態(tài)仿真結(jié)果示意圖。圖9是本實(shí)用新型基于負(fù)微分電阻特性的混合SETCMOS D觸發(fā)器的結(jié)構(gòu)示意圖。圖10是該D觸發(fā)器的仿真示意圖。
具體實(shí)施方式
以下結(jié)合附圖及實(shí)施例對(duì)本實(shí)用新型做進(jìn)一步說(shuō)明。本實(shí)施例提供一種基于負(fù)微分電阻特性的混合SETCMOS D觸發(fā)器，其特征在于，包括一第一鎖存器，其包括一 NMOS傳輸管、具有NDR特性的混合SET/CM0S電路NDRl以及以SET/CM0S為基礎(chǔ)的負(fù)微分電阻電路SET-M0S1，所述的NDRl和SET-M0S1串聯(lián)，所述NMOS管的漏極連接至該NDRl和SET-M0S1之間；一第二鎖存器，其包括一 PMOS傳輸管、具有NDR特性的混合SET/CM0S電路NDR2以及以SET/CM0S為基礎(chǔ)的負(fù)微分電阻電路SET-M0S2，所述的NDR2和SET-M0S2串聯(lián)，所述PMOS管的漏極連接至該NDR2和SET-M0S2之間；以及一緩沖器，所述的第一鎖存器經(jīng)該緩沖器與所述第二鎖存器連接。上述NDRl和NDR2包括一單電子晶體管SET及一 PMOS管，所述的PMOS管的源極與單電子晶體管SET的源極相連，單電子晶體管SET的柵極與PMOS管的漏極相連，該單電子晶體管SET的漏源兩端電壓Kds必須滿足I Kds|<^/(^，其中，Q為總電容，e為元電荷。上述SET-MOSl和SET-M0S2包括一單電子晶體管SET及一 NMOS管，所述的NMOS管的源極與單電子晶體管SET的漏極連接，所述NMOS管的漏極與所述單電子晶體管SET的柵極連接，該單電子晶體管SET的漏源兩端電壓Fds必須滿足I Kds|<V^，其中，Q為總電容，e為元電荷。為了讓一般技術(shù)人員更好的理解本實(shí)用新型，下面我們分別對(duì)各部分結(jié)構(gòu)結(jié)合工 作原理做進(jìn)一步說(shuō)明，要說(shuō)明的是本實(shí)用新型要求保護(hù)的是硬件電路的連接特征，至于其它相關(guān)設(shè)計(jì)算法說(shuō)明只是用于讓一般技術(shù)人員更好的理解本實(shí)用新型。單電子晶體管是指利用電子電荷的粒子性和庫(kù)侖阻塞振蕩效應(yīng)控制單個(gè)或少數(shù)幾個(gè)電子轉(zhuǎn)移的器件，其雙柵結(jié)構(gòu)如圖I所示。單電子晶體管由兩個(gè)隧穿結(jié)通過(guò)庫(kù)侖島串聯(lián)而成。外加的偏置電壓由柵極電容耦合到庫(kù)侖島上，以控制器件的隧穿電流.單電子晶體管的主要參數(shù)有隧穿結(jié)電容Cd和C；，隧穿結(jié)電阻TPd和兄，柵極電容通過(guò)偏置電壓控制電子隧穿，使單電子晶體管具有獨(dú)特的庫(kù)侖阻塞振蕩特性。即在漏源兩端電壓固定下，隨著柵壓的增大，晶體管漏電流具有周期性變化。該特性必須滿足兩個(gè)條件才能產(chǎn)生(1)隧穿結(jié)的充電能必須大于環(huán)境溫度引起的熱漲落，即八式中:足為隧穿結(jié)的充電能A為單電子晶體管的總電容，Cx=C+Cctrl+Cd+Cs -,e為元電荷么為玻爾茲曼常數(shù)'T為環(huán)境溫度。(2)隧穿結(jié)的電阻必須遠(yuǎn)大于量子電阻，即4，R^R^h/θ2 25. 8ΚΩ，式中&為量子電阻;A為普朗克常量。與CMOS不同的是，單電子晶體管在較高的漏源電壓4下并不會(huì)進(jìn)入飽和狀態(tài)·隨著Kds的增大，庫(kù)侖阻塞將會(huì)消失。因此，柵源電壓Vgs和漏源電壓Kds能同時(shí)控制單電子晶體管的庫(kù)侖阻塞區(qū)。為了使單電子晶體管能正常地進(jìn)行開(kāi)關(guān)工作，漏源電壓必須滿足I Kds|4/仏。此外，單電子晶體管還可以通過(guò)背柵電壓Krfri控制其電流特性。通過(guò)偏置不同的Lrt，單電子晶體管的庫(kù)侖阻塞振蕩曲線會(huì)發(fā)生平移。日本研究者Inokawa，及其同事提出一種以SET/CM0S為基礎(chǔ)的負(fù)微分電阻電路(簡(jiǎn)稱SET-MOS電路)，其結(jié)構(gòu)及特性如圖2，3所示。本實(shí)用新型通過(guò)研究該電路結(jié)構(gòu)，利用SET的基本原理，結(jié)合CMOS管的特性，提出了另一種具有NDR特性的混合SET/CM0S電路(簡(jiǎn)稱為NDR電路)，其基本結(jié)構(gòu)如圖4所示。該NDR電路由一個(gè)雙柵SET及一個(gè)PMOS管串聯(lián)而成。PMOS管的源極與SET的源極相連，SET的柵極則與PMOS管的漏極相連。為了使單電子晶體管產(chǎn)生庫(kù)侖阻塞現(xiàn)象，SET漏源兩端電壓必須滿足|Kds|<Vf2.為此，圖2中PMOS管的柵極偏置在固定電壓Kp下，使SET漏源兩端的電壓Kds保持在一個(gè)基本恒定的值
VAA-(Vv-Vj I，其中Kth是PMOS的閾值電壓·該值必須設(shè)定得足夠低，即小于e/ Cx.此時(shí)，PMOS管偏置在亞閾值區(qū)。通過(guò)串聯(lián)一個(gè)PMOS管，SET的源端電壓不會(huì)受到MOS管漏端電壓Kd的影響，并且在V,的控制下產(chǎn)生庫(kù)侖振蕩和庫(kù)侖阻塞特性.此外，該電路采用雙柵的SET結(jié)構(gòu)，通過(guò)調(diào)整背柵電壓Ketrt控制庫(kù)侖振蕩的相位，使電路獲得合適的NDR特性，如圖5所示。本實(shí)用新型提出一種鎖存器是由上述的兩種NDR混合電路串聯(lián)而成的，其結(jié)構(gòu)如圖6所不。該鎖存器利用兩種變化方向不同的NDR特性構(gòu)成雙穩(wěn)態(tài),如圖7所不。穩(wěn)態(tài)點(diǎn)“O”位于SET-MOS電路特性的正阻區(qū)與NDR電路特性的波谷的交點(diǎn)處，而穩(wěn)態(tài)點(diǎn)“ I”位于SET-MOS電路特性的波谷與NDR電路特性的負(fù)阻區(qū)的交點(diǎn)處。通過(guò)調(diào)整SET的背柵電壓Krtrt，及兩個(gè)MOS管的偏置電壓Kn、Kp，會(huì)改變兩個(gè)穩(wěn)態(tài)點(diǎn)的位置，以便獲得更大輸出擺幅。經(jīng)過(guò)適當(dāng)調(diào)整，穩(wěn)態(tài)點(diǎn)“O”的位置大約在O. 05V(邏輯O)，穩(wěn)態(tài)點(diǎn)“I”的位置大約在O. 55V(邏輯I)。當(dāng)NMOS傳輸管打開(kāi)(字線，word line為高電平)時(shí)，輸入點(diǎn)(位線，bit line)與鎖存點(diǎn)匕導(dǎo)通，鎖存點(diǎn)匕隨著位線電壓的變化而變化。而在字線的下降沿到來(lái)，即傳輸管關(guān)閉時(shí)，如果匕不等于兩個(gè)穩(wěn)態(tài)點(diǎn)的值，則電路會(huì)出現(xiàn)兩種變化情況1. &位于穩(wěn)態(tài)點(diǎn)I附近(^>0. 3V)時(shí)，其將被拉至O. 55V左右；2. V0位于穩(wěn)態(tài)點(diǎn)2附近(Κβ<0· 3V)時(shí)，其將被拉至O. 05V左右。并且，鎖存點(diǎn)將一直保持其中一個(gè)穩(wěn)態(tài)點(diǎn)的電壓值不變，直到下一個(gè)字線高電平來(lái)臨。在電平鎖存器中，采用65-nm CMOS的低功耗PTM模型和SET子電路模型模擬電路行為。其瞬態(tài)仿真結(jié)果見(jiàn)圖8，仿真參數(shù)見(jiàn)表I。傳統(tǒng)邊沿觸發(fā)器一般是采用兩個(gè)S-R電平鎖存器串聯(lián)而成。根據(jù)同樣的思想，本實(shí)用新型提出的D觸發(fā)器是由上述的鎖存器級(jí)聯(lián)而成的，其結(jié)構(gòu)如圖9所示。該D觸發(fā)器 是下邊沿觸發(fā)，而上邊沿觸發(fā)只要將clock控制的兩個(gè)MOS管互換就可以了。當(dāng)clock為高電平時(shí)，第一個(gè)傳輸管導(dǎo)通，第一鎖存器的值隨著D值的變化而變化。當(dāng)clock的下降沿到來(lái)時(shí)，D的電壓值將被第一鎖存器鎖存，第一個(gè)傳輸管關(guān)閉，第二個(gè)傳輸管打開(kāi)。從而使第一鎖存器鎖存的電壓值被第二鎖存器獲取，此時(shí)，無(wú)論D值如何變化，Q值也不會(huì)改變，直至下一個(gè)時(shí)鐘下降沿到來(lái)。因此，下邊沿觸發(fā)功能實(shí)現(xiàn)，如圖10。第二鎖存器除了 W=65nm、L=IOOnm的PMOS傳輸管外，電路中其余晶體管的參數(shù)與表I相同。
~Temperature~300K
0SWyIOOnm ~
L16 Snm
VjΟ
-0.365V
NMOSWe — IOOmn-
L265nm
VjΚ 6 ~
Ti0A23V
SETCZtTiOlSaP~
IL .Rj — I .MQ -OJV
__O. TV
CniIO.laF
OaP
pass transistorW365η
INMOS)L,IOOn
Vti0.423V表I值得一提的是，在本節(jié)提出的電路結(jié)構(gòu)中，如果直接將兩個(gè)鎖存器串聯(lián)在一起，將不能獲得邊沿觸發(fā)功能。因?yàn)?，?dāng)clock為低電平時(shí)，流過(guò)第二個(gè)傳輸管的漏電流與第一鎖存器存儲(chǔ)點(diǎn)的穩(wěn)態(tài)電流相當(dāng)，從而破壞了原有的穩(wěn)定點(diǎn)，這將導(dǎo)致存儲(chǔ)在第一鎖存器的信息丟失，使第二鎖存器獲得錯(cuò)誤的值。引起該問(wèn)題的主要原因是，第一鎖存器的電流驅(qū)動(dòng)能力及輸入阻抗太低。為此，本實(shí)用新型在主、從觸發(fā)器之間添加了一個(gè)緩沖器，如圖9所不。由于緩沖器有較大地輸入阻抗，將第一鎖存器與PMOS傳輸管隔離開(kāi)來(lái)，解決了信息丟失的問(wèn)題。如果采用純CMOS來(lái)實(shí)現(xiàn)緩沖器，本實(shí)用新型提出的D邊沿觸發(fā)器將需要14個(gè)晶體管，而如果采用SET/CM0S混合結(jié)構(gòu)實(shí)現(xiàn)緩沖器，則需要16個(gè)晶體管，但是不管怎樣，與純CMOS構(gòu)成的D邊沿觸發(fā)器相比，本實(shí)用新型提出的結(jié)構(gòu)都將大大減少所需晶體管數(shù)，提 高了芯片的集成度，而且其工作電流也極低(nA級(jí))，有效地降低了芯片功耗。以上所述僅為本實(shí)用新型的較佳實(shí)施例，凡依本實(shí)用新型申請(qǐng)專利范圍所做的均等變化與修飾，皆應(yīng)屬本實(shí)用新型的涵蓋范圍。
權(quán)利要求1.一種基于負(fù)微分電阻特性的混合SETCMOS D觸發(fā)器，其特征在于，包括 一第一鎖存器，其包括一 NMOS傳輸管、具有NDR特性的混合SET/CM0S電路NDRl以及以SET/CM0S為基礎(chǔ)的負(fù)微分電阻電路SET-M0S1，所述的NDRl和SET-MOSl串聯(lián)，所述NMOS管的漏極連接至該NDRl和SET-MOSl之間； 一第二鎖存器，其包括一 PMOS傳輸管、具有NDR特性的混合SET/CM0S電路NDR2以及以SET/CM0S為基礎(chǔ)的負(fù)微分電阻電路SET-M0S2，所述的NDR2和SET-M0S2串聯(lián)，所述PMOS管的漏極連接至該NDR2和SET-M0S2之間；以及 一緩沖器，所述的第一鎖存器經(jīng)該緩沖器與所述第二鎖存器連接。
2.根據(jù)權(quán)利要求I所述的基于負(fù)微分電阻特性的混合SETCMOSD觸發(fā)器，其特征在于所述SET-M0S1和SET-M0S2包括一單電子晶體管SET及一 NMOS管，所述的NMOS管的源極與單電子晶體管SET的漏極連接，所述NMOS管的漏極與所述單電子晶體管SET的柵極連接。
3.根據(jù)權(quán)利要求I所述的基于負(fù)微分電阻特性的混合SETCMOSD觸發(fā)器，其特征在于所述NDRl和NDR2包括一單電子晶體管SET及一 PMOS管，所述的PMOS管的源極與單電子晶體管SET的源極相連，單電子晶體管SET的柵極與PMOS管的漏極相連。
4.根據(jù)權(quán)利要求2或3所述的基于負(fù)微分電阻特性的混合SETCMOSD觸發(fā)器，其特征在于所述單電子晶體管SET由兩個(gè)隧穿結(jié)通過(guò)庫(kù)侖島串聯(lián)而成，外加的偏置電壓由柵極電容耦合到庫(kù)侖島上，以控制器件的隧穿電流。
專利摘要本實(shí)用新型涉及集成電路技術(shù)領(lǐng)域，特別是一種基于負(fù)微分電阻特性的混合SETCMOS D觸發(fā)器，該結(jié)構(gòu)的重點(diǎn)是利用SET與CMOS組成的混合電路產(chǎn)生兩種變化方向相反的NDR特性，并利用該特性構(gòu)成兩個(gè)用于存儲(chǔ)電壓值的穩(wěn)態(tài)點(diǎn)，實(shí)現(xiàn)鎖存器的功能,并通過(guò)級(jí)聯(lián)兩個(gè)鎖存器實(shí)現(xiàn)D觸發(fā)器功能。與傳統(tǒng)的D觸發(fā)器相比，本實(shí)用新型采用的基于負(fù)微分電阻特性的混合SET/CMOSD邊沿觸發(fā)器極大的降低了電路的功耗，并提高了電路的集成度。
文檔編號(hào)H03K3/012GK202455323SQ20122006899
公開(kāi)日2012年9月26日 申請(qǐng)日期2012年2月29日 優(yōu)先權(quán)日2012年2月29日
發(fā)明者何明華, 陳壽昌, 陳錦鋒, 魏榕山 申請(qǐng)人:福州大學(xué)