專利名稱：一種三值低功耗多米諾jkl觸發(fā)器的制作方法
技術領域：
本發(fā)明涉及一種JKL觸發(fā)器，尤其是涉及一種三值低功耗多米諾JKL觸發(fā)器。
背景技術：
觸發(fā)器是時序電路中時鐘子系統(tǒng)的重要組成部分，廣泛應用于采用高性能時鐘的超大規(guī)模集成電路中。研究顯示，時鐘子系統(tǒng)的功耗約為電路總功耗的30-50%，因此低功耗觸發(fā)器的研究對于降低時鐘子系統(tǒng)的功耗和電路的總功耗具有十分重要的意義。采用交流脈沖電源的絕熱觸發(fā)器，改變了傳統(tǒng)電路從電能到熱能的不可逆的能量轉換方式，充分回收電路內(nèi)部節(jié)點中存儲的電荷，實現(xiàn)能量的循環(huán)利用，從而降低了電路的功耗。隨著半導體工藝的不斷進步，硅片上布線所需要的面積比例越來越大，從而限制 了集成度及信息密度的進一步提高。采用多值邏輯可以提高每根連接線攜帶的信息量，大大減少電路中連接線的數(shù)量，從而減小芯片的面積，增強數(shù)據(jù)處理能力。多米諾電路以其速度快、面積小的優(yōu)良特性被廣泛應用于處理器、寄存器、緩存器中的高速運算電路及關鍵路徑中，因此將多值邏輯與多米諾電路相結合能夠在更大程度上提高電路集成度及信息密度。鑒此，將絕熱邏輯、多值邏輯和多米諾電路應用到觸發(fā)器的設計中具有現(xiàn)實意義。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術問題是提供一種在保證具有正確的邏輯功能的前提下，可以提高電路集成度及信息密度的三值低功耗多米諾JKL觸發(fā)器。本發(fā)明解決上述技術問題所采用的技術方案為一種三值低功耗多米諾JKL觸發(fā)器，由第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路、第三三值絕熱多米諾文字運算電路、第四三值絕熱多米諾文字運算電路、三值JKL觸發(fā)器基本電路和絕熱多米諾緩沖器組成，所述的第一三值絕熱多米諾文字運算電路、所述的第二三值絕熱多米諾文字運算電路、所述的第三三值絕熱多米諾文字運算電路和所述的第四三值絕熱多米諾文字運算電路均設置有第一時鐘信號輸入端和第二時鐘信號輸入端，所述的三值JKL觸發(fā)器基本電路設置有第一時鐘信號輸入端、第二時鐘信號輸入端、第三時鐘信號輸入端、第一信號輸入端、第二信號輸入端、第三信號輸入端和第四信號輸入端，所述的第一三值絕熱多米諾文字運算電路的信號輸出端與所述的三值JKL觸發(fā)器基本電路的第一信號輸入端連接，所述的第二三值絕熱多米諾文字運算電路的信號輸出端與所述的三值JKL觸發(fā)器基本電路的第二信號輸入端連接，所述的第三三值絕熱多米諾文字運算電路的信號輸出端與所述的三值JKL觸發(fā)器基本電路的第三信號輸入端連接，所述的第四三值絕熱多米諾文字運算電路的信號輸出端與所述的三值JKL觸發(fā)器基本電路的第四信號輸入端連接，所述的三值JKL觸發(fā)器基本電路的信號輸出端與所述的絕熱多米諾緩沖器的信號輸入端連接，所述的絕熱多米諾緩沖器的信號輸出端與所述的第四三值絕熱多米諾文字運算電路的信號輸入端連接，所述的第一三值絕熱多米諾文字運算電路的第一時鐘信號輸入端、所述的第二三值絕熱多米諾文字運算電路的第一時鐘信號輸入端、所述的第三三值絕熱多米諾文字運算電路的第一時鐘信號輸入端、所述的第四三值絕熱多米諾文字運算電路的第一時鐘信號輸入端和所述的三值JKL觸發(fā)器基本電路的第一時鐘信號輸入端并接且其并接端為三值低功耗多米諾JKL觸發(fā)器的第一時鐘信號輸入端，所述的第一三值絕熱多米諾文字運算電路的第二時鐘信號輸入端、所述的第二三值絕熱多米諾文字運算電路的第二時鐘信號輸入端、所述的第三三值絕熱多米諾文字運算電路的第二時鐘信號輸入端、所述的第四三值絕熱多米諾文字運算電路的第二時鐘信號輸入端和所述的三值JKL觸發(fā)器基本電路的第二時鐘信號輸入端并接且其并接端為三值低功耗多米諾JKL觸發(fā)器的第二時鐘信號輸入端，所述的三值JKL觸發(fā)器基本電路的第三時鐘信號輸入端為三值低功耗多米諾JKL觸發(fā)器的第三時鐘信號輸入端，該三值低功耗多米諾JKL觸發(fā)器還設置有第四時鐘信號輸入端，所述的第一時鐘信號輸入端接入幅值電平對應邏輯2的第一時鐘信號，所述的第二時鐘信號輸入端接入幅值電平對應邏輯2的第二時鐘信號，所述的第三時鐘信號輸入端接入幅值電平對應邏輯I的第三時鐘信號，所述的第四時鐘信號輸入端接入幅值電平對應邏輯I的第四時鐘信號，所述的第一時鐘信號與所述的第四時鐘信號相位相同，所述的第二時鐘信號與所述的第三時鐘信號相位相同，所述的第一時鐘信號與所述的第二時鐘信號相位相差180度?！に龅牡谝蝗到^熱多米諾文字運算電路包括文字運算模塊和波形轉換模塊，所述的文字運算模塊由第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管組成，所述的第一 NMOS管的柵極和所述的第四NMOS管的柵極并接且其并接端為信號輸入端，所述的第一 NMOS管的漏極、所述的第一 PMOS管的源極和所述的第三PMOS管的柵極并接，所述的第一 NMOS管的源極與所述的第二 NMOS管的漏極連接，所述的第二 PMOS管的源極與所述的第三PMOS管的漏極連接，所述的第三PMOS管的源極、所述的第三NMOS管的漏極和所述的第七NMOS管的漏極并接，所述的第四PMOS管的源極、所述的第四NMOS管的漏極、所述的第六PMOS管的柵極和所述的第七NMOS管的柵極并接，所述的第四NMOS管的源極與所述的第五NMOS管的漏極連接，所述的第五PMOS管的源極與所述的第六PMOS管的漏極連接，所述的第六PMOS管的源極與所述的第六NMOS管的漏極并接，所述的第一 PMOS管的柵極、所述的第二 PMOS管的漏極、所述的第四PMOS管的柵極、所述的第五PMOS管的漏極、所述的第二 NMOS管的柵極、所述的第三NMOS管的源極、所述的第五NMOS管的柵極和所述的第六NMOS管的源極并接于第一時鐘信號輸入端，所述的第一 PMOS管的漏極、所述的第二 PMOS管的柵極、所述的第四PMOS管的漏極、所述的第五PMOS管的柵極、所述的第二 NMOS管的源極、所述的第三NMOS管的柵極、所述的第五NMOS管的源極和所述的第六NMOS管的柵極并接于第二時鐘信號輸入端，所述的波形轉換模塊由第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管和第十三NMOS管組成，所述的第八NMOS管的漏極與所述的第一 NMOS管的漏極連接，所述的第八NMOS管的源極與所述的第九NMOS管的柵極連接，所述的第十NMOS管的漏極與所述的第七NMOS管的源極連接，所述的第十NMOS管的源極與所述的第十一 NMOS管的柵極連接，所述的第十二 NMOS管的漏極與所述的第六PMOS管的源極連接，所述的第十二 NMOS管的源極與所述的第十三NMOS管的柵極連接，所述的第八NMOS管的柵極、所述的第十NMOS管的柵極和所述的第十二 NMOS管的柵極并接于第一時鐘信號輸入端，所述的第九NMOS管的源極、所述的第十一 NMOS管的源極和所述的第十三NMOS管的源極并接于第二時鐘信號輸入端，所述的第九NMOS管的漏極為第一信號輸出端，所述的第十一 NMOS管的漏極為第二信號輸出端，所述的第十三NMOS管的漏極為第三信號輸出端，所述的第二三值絕熱多米諾文字運算電路的電路結構、所述的第三三值絕熱多米諾文字運算電路的電路結構、所述的第四三值絕熱多米諾文字運算電路的電路結構均與所述的第一三值絕熱多米諾文字運算電路相同。所述的三值JKL觸發(fā)器基本電路包括第一控制信號產(chǎn)生電路、第二控制信號產(chǎn)生電路和次態(tài)信號產(chǎn)生電路，所述的第一控制信號產(chǎn)生電路由第七PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管和第二十NMOS管組成，所述的第七PMOS管的源極、所述的第十四NMOS管的漏極、所述的第十六NMOS管的漏極和所述的第十八NMOS管的漏極并接且其并接端為第一控制信號輸出端，所述的第十四NMOS管的源極與所述的第十五NMOS管的漏極連接，所述的第十六NMOS管的源極與所述的第十七NMOS管的漏極連接，所述的第十八NMOS管的源極與所述的第十九NMOS管的漏極連接，所述的第十五NMOS管的源極、所述的第十七NMOS管的源極、所述的第十九NMOS管的源極和所述的第二十NMOS管的漏極連接，所述的第二控制信號產(chǎn)生電路由第八PMOS·管、第二i^一 NMOS管、第二十二 NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管和第二十七NMOS管組成，所述的第八PMOS管的源極、所述的第
二i^一 NMOS管的漏極、所述的第二十三NMOS管的漏極和所述的第二十五NMOS管的漏極并接且其并接端為第二控制信號輸出端，所述的第二十一 NMOS管的源極與所述的第二十二NMOS管的漏極連接，所述的第二十三NMOS管的源極與所述的第二十四NMOS管的漏極連接，所述的第二十五NMOS管的源極與所述的第二十六NMOS管的漏極連接，所述的第二十二NMOS管的源極、所述的第二十四NMOS管的源極、所述的第二十六NMOS管的源極和所述的第二十七NMOS管的漏極連接，所述的次態(tài)信號產(chǎn)生電路由第九PMOS管、第十PMOS管和第二十八NMOS管組成，所述的第九PMOS管的柵極與所述的第一控制信號輸出端連接，所述的第十PMOS管的柵極與所述的第二控制信號輸出端連接，所述的第九PMOS管的源極、所述的第十PMOS管的源極和所述的第二十八NMOS管的漏極并接且其并接端為信號輸出端，所述的第十四NMOS管的柵極與所述的第一三值絕熱多米諾文字運算電路的第二信號輸出端連接，第十五NMOS管的柵極和所述的第二十二 NMOS管的柵極均與所述的第四三值絕熱多米諾文字運算電路的第一信號輸出端連接，所述的第十六NMOS管的柵極與所述的第二三值絕熱多米諾文字運算電路的第一信號輸出端連接，所述的第十七NMOS管的柵極和所述的第二十四NMOS管的柵極均與所述的第四三值絕熱多米諾文字運算電路的第二信號輸出端連接，所述的第十八NMOS管的柵極與所述的第三三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的第十九NMOS管的柵極和所述的第二十六NMOS管的柵極均與所述的第四三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的第二十一 NMOS管的柵極與所述的第一三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的第二十三NMOS管的柵極與所述的第二三值絕熱多米諾文字運算電路的第二信號輸出端連接，所述的第二十五NMOS管的柵極與所述的第三三值絕熱多米諾文字運算電路的第一信號輸出端連接，所述的第七PMOS管的漏極、所述的第八PMOS管的漏極、所述的第二十NMOS管的源極、所述的第二十七NMOS管的源極和所述的第二十八NMOS管的柵極并接于第一時鐘信號輸入端，所述的第七PMOS管的柵極、所述的第八PMOS管的柵極、所述的第十PMOS管的漏極、所述的第二十NMOS管的柵極、所述的第二十七NMOS管的柵極和所述的第二十八NMOS管源極并接于第二時鐘信號輸入端，所述的第九PMOS管的漏極為第三時鐘信號輸入端。所述的絕熱多米諾緩沖器由第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第二十九NMOS管、第三十NMOS管、第三i^一NMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管和第三十九NMOS管組成，所述的第i^一 PMOS管的源極、所述的第十三PMOS管的柵極和所述的第二十九NMOS管的漏極連接，所述的第二十九NMOS管的源極和所述的第三十NMOS管的漏極連接，所述的第十二 PMOS管的源極和所述的第十三PMOS管的漏極連接，所述的第十三PMOS管的源極、所述的第三i^一 NMOS管的漏極和所述的第三十五NMOS管的漏極連接，所述的第十四PMOS管的源極、所述的第十六PMOS管的柵極、所述的第三十二 NMOS管的漏極和所述的第三 十五NMOS管的柵極連接，所述的第三十二 NMOS管的源極和所述的第三十三NMOS管的漏極連接，所述的第十五PMOS管的源極和所述的第十六PMOS管的漏極連接，所述的第十六PMOS管的漏極、所述的第三十四NMOS管的漏極和所述的第三十八NMOS管的漏極連接,所述的第三十五NMOS管的漏極和所述的第三十六NMOS管的漏極連接，所述的第三十六NMOS管的源極和所述的第三十七NMOS管的柵極連接，所述的第三十八NMOS管的源極和所述的第三十九NMOS管的柵極連接，所述的第二十九NMOS管的柵極和所述的第三十二 NMOS管的柵極并接且其并接端為信號輸入端，所述的第三十七NMOS管的漏極和所述的第三十九NMOS管的漏極并接且其并接端為信號輸出端，所述的第十一 PMOS管的漏極、所述的第十二 PMOS管的柵極、所述的第十四PMOS管的漏極、所述的第十五PMOS管的柵極、所述的第三十NMOS管的源極、所述的第三十一NMOS管的柵極、所述的第三十三NMOS管的源極、所述的第三十四NMOS管的柵極和所述的第三十九NMOS管的源極并接且其并接端為第一時鐘信號輸入端，所述的第十一 PMOS管的柵極、所述的第十二 PMOS管的漏極、所述的第十四PMOS管的柵極、所述的第十五PMOS管的漏極、所述的第三十NMOS管的柵極、所述的第三^ NMOS管的源極、所述的第三十三NMOS管的柵極、所述的第三十四NMOS管的源極、所述的第三十六NMOS管的柵極和所述的第三十八NMOS管的柵極并接且其并接端為第二時鐘信號輸入端，所述的第三十七NMOS管的源極為第三時鐘信號輸入端，所述的絕熱多米諾緩沖器的輸出信號與其輸入信號相同，且所述的絕熱多米諾緩沖器的輸出信號比其輸入信號延遲半個時鐘周期，所述的絕熱多米諾緩沖器的第一時鐘信號輸入端與所述的第一三值絕熱多米諾文字運算電路的第一時鐘信號輸入端連接，所述的絕熱多米諾緩沖器的第二時鐘信號輸入端與所述的第一三值絕熱多米諾文字運算電路的第二時鐘信號輸入端連接，所述的絕熱多米諾緩沖器的第三時鐘信號輸入端與所述的第四時鐘信號輸入端連接。與現(xiàn)有技術相比，本發(fā)明的優(yōu)點在于通過設置的第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路、第三三值絕熱多米諾文字運算電路、第四三值絕熱多米諾文字運算電路和三值JKL觸發(fā)器基本電路，將絕熱邏輯、多值邏輯和多米諾電路應用到JKL觸發(fā)器的設計中，提高了 JKL觸發(fā)器的電路集成度及信息密度，與常規(guī)三值多米諾JKL觸發(fā)器相比，能耗節(jié)省約69%。


圖I (a)為本發(fā)明的電路 圖I (b)本發(fā)明的電路符號 圖2 Ca)為實施例的第一三值絕熱多米諾文字運算電路的文字運算模塊的電路 圖2 (b)為實施例的第一三值絕熱多米諾文字運算電路的波形轉換模塊電路 圖2 (c)為實施例的第一三值絕熱多米諾文字運算電路的電路符號 圖3 (a)為實施例的三值JKL觸發(fā)器基本電路中第一控制信號產(chǎn)生電路的電路 圖3 (b)為實施例的三值JKL觸發(fā)器基本電路中第二控制信號產(chǎn)生電路的電路 圖3 (c)為實施例的三值JKL觸發(fā)器基本電路中次態(tài)控制信號產(chǎn)生電路的電路 圖3 Cd)為實施例的三值JKL觸發(fā)器基本電路的電路符號 圖4為時鐘信號波形 圖5 Ca)為絕熱多米諾緩沖器的電路 圖5 (b)為絕熱多米諾緩沖器的電路符號 圖6為本發(fā)明的實施例的模擬波形 圖7為本發(fā)明與三值常規(guī)多米諾JKL觸發(fā)器的功耗比較圖。
具體實施例方式以下結合附圖實施例對本發(fā)明作進一步詳細描述。本發(fā)明的設計原理為三值JKL觸發(fā)器真值表如表I所示，其中/U為輸入信號，0和《分別為觸發(fā)器現(xiàn)態(tài)和次態(tài)，J為任意值且J G {0, I, 2}。通過真值表可知，觸發(fā)器的次態(tài)Q'取決于輸入信號/、K、L和現(xiàn)態(tài)Q，因此觸發(fā)器是典型的米利型電路，現(xiàn)態(tài)Q需要經(jīng)過緩沖器電路后作為下一工作階段的輸入信號。表I三值JKL觸發(fā)器真值表
權利要求
1.一種三值低功耗多米諾JKL觸發(fā)器，其特征在于由第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路、第三三值絕熱多米諾文字運算電路、第四三值絕熱多米諾文字運算電路、三值JKL觸發(fā)器基本電路和絕熱多米諾緩沖器組成，所述的第一三值絕熱多米諾文字運算電路、所述的第二三值絕熱多米諾文字運算電路、所述的第三三值絕熱多米諾文字運算電路和所述的第四三值絕熱多米諾文字運算電路均設置有第一時鐘信號輸入端和第二時鐘信號輸入端，所述的三值JKL觸發(fā)器基本電路設置有第一時鐘信號輸入端、第二時鐘信號輸入端、第三時鐘信號輸入端、第一信號輸入端、第二信號輸入端、第三信號輸入端和第四信號輸入端，所述的第一三值絕熱多米諾文字運算電路的信號輸出端與所述的三值JKL觸發(fā)器基本電路的第一信號輸入端連接，所述的第二三值絕熱多米諾文字運算電路的信號輸出端與所述的三值JKL觸發(fā)器基本電路的第二信號輸入端連接，所述的第三三值絕熱多米諾文字運算電路的信號輸出端與所述的三值JKL觸發(fā)器基本電路的第三信號輸入端連接，所述的第四三值絕熱多米諾文字運算電路的信號輸出端與所述的三值JKL觸發(fā)器基本電路的第四信號輸入端連接，所述的三值JKL觸發(fā)器基本電路的信號輸出端與所述的絕熱多米諾緩沖器的信號輸入端連接，所述的絕熱多米諾緩沖器的信號輸出端與所述的第四三值絕熱多米諾文字運算電路的信號輸入端連接，所述的第一三值絕熱多米諾文字運算電路的第一時鐘信號輸入端、所述的第二三值絕熱多米諾文字運算電路的第ー時鐘信號輸入端、所述的第三三值絕熱多米諾文字運算電路的第一時鐘信號輸入端、所述的第四三值絕熱多米諾文字運算電路的第一時鐘信號輸入端和所述的三值JKL觸發(fā)器基本電路的第一時鐘信號輸入端并接且其并接端為三值低功耗多米諾JKL觸發(fā)器的第一時鐘信號輸入端，所述的第一三值絕熱多米諾文字運算電路的第二時鐘信號輸入端、所述的第二三值絕熱多米諾文字運算電路的第二時鐘信號輸入端、所述的第三三值絕熱多米諾文字運算電路的第二時鐘信號輸入端、所述的第四三值絕熱多米諾文字運算電路的第二時鐘信號輸入端和所述的三值JKL觸發(fā)器基本電路的第二時鐘信號輸入端并接且其并接端為三值低功耗多米諾JKL觸發(fā)器的第二時鐘信號輸入端，所述的三值JKL觸發(fā)器基本電路的第三時鐘信號輸入端為三值低功耗多米諾JKL觸發(fā)器的第三時鐘信號輸入端，該三值低功耗多米諾JKL觸發(fā)器還設置有第四時鐘信號輸入端，所述的第一時鐘信號輸入端接入幅值電平對應邏輯2的第一時鐘信號，所述的第二時鐘信號輸入端接入幅值電平對應邏輯2的第二時鐘信號，所述的第三時鐘信號輸入端接入幅值電平對應邏輯I的第三時鐘信號，所述的第四時鐘信號輸入端接入幅值電平對應邏輯I的第四時鐘信號，所述的第一時鐘信號與所述的第四時鐘信號相位相同，所述的第二時鐘信號與所述的第三時鐘信號相位相同，所述的第一時鐘信號與所述的第二時鐘信號相位相差180度。
2.根據(jù)權利要求I所述的ー種三值低功耗多米諾JKL觸發(fā)器，其特征在于所述的第一三值絕熱多米諾文字運算電路包括文字運算模塊和波形轉換模塊，所述的文字運算模塊由第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管組成，所述的第一 NMOS管的柵極和所述的第四NMOS管的柵極并接且其并接端為信號輸入端，所述的第一 NMOS管的漏極、所述的第一 PMOS管的源極和所述的第三PMOS管的柵極并接，所述的第一 NMOS管的源極與所述的第二 NMOS管的漏極連接，所述的第二 PMOS管的源極與所述的第三PMOS管的漏極連接，所述的第三PMOS管的源極、所述的第三NMOS管的漏極和所述的第七NMOS管的漏極并接，所述的第四PMOS管的源極、所述的第四NMOS管的漏極、所述的第六PMOS管的柵極和所述的第七NMOS管的柵極并接，所述的第四NMOS管的源極與所述的第五NMOS管的漏極連接，所述的第五PMOS管的源極與所述的第六PMOS管的漏極連接，所述的第六PMOS管的源極與所述的第六NMOS管的漏極并接，所述的第一 PMOS管的柵極、所述的第二 PMOS管的漏極、所述的第四PMOS管的柵極、所述的第五PMOS管的漏極、所述的第二 NMOS管的柵極、所述的第三NMOS管的源極、所述的第五NMOS管的柵極和所述的第六NMOS管的源極并接于第一時鐘信號輸入端，所述的第一 PMOS管的漏極、所述的第二 PMOS管的柵極、所述的第四PMOS管的漏極、所述的第五PMOS管的柵極、所述的第二 NMOS管的源極、所述的第三NMOS管的柵極、所述的第五NMOS管的源極和所述的第六NMOS管的柵極并接于第二時鐘信號輸入端，所述的波形轉換模塊由第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管和第十三NMOS管組成，所述的第八NMOS管的漏極與所述的第一 NMOS管的漏極連接，所述的第八NMOS管的源極與所述的第九NMOS管的柵極連接，所述的第十NMOS管的漏極與所述的第七NMOS管的源極連接，所述的第十NMOS管的源極與所述的第十一 NMOS管的柵極連接，所述的第十二 NMOS管的漏極與所述的第六PMOS管的源極連接，所述的第十二 NMOS管的源極與所述的第十三NMOS管的柵極連接，所述的第八NMOS管的柵極、所述的第十NMOS管的柵極和所述的第十二 NMOS管的柵極并接于第一時鐘信號輸入端，所述的第九NMOS管的源極、所述的第十一 NMOS管的源極和所述的第十三NMOS管的源極并接于第二時鐘信號輸入端，所述的第九NMOS管的漏極為第一信號輸出端，所述的第十一 NMOS管的漏極為第二信號輸出端，所述的第十三NMOS管的漏極為第三信號輸出端，所述的第二三值絕熱多米諾文字運算電路的電路結構、所述的第三三值絕熱多米諾文字運算電路的電路結構、所述的第四三值絕熱多米諾文字運算電路的電路結構均與所述的第一三值絕熱多米諾文字運算電路相同。
3.根據(jù)權利要求2所述的一種三值低功耗多米諾JKL觸發(fā)器，其特征在于所述的三值JKL觸發(fā)器基本電路包括第一控制信號產(chǎn)生電路、第二控制信號產(chǎn)生電路和次態(tài)信號產(chǎn)生電路，所述的第一控制信號產(chǎn)生電路由第七PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管和第二十NMOS管組成，所述的第七PMOS管的源極、所述的第十四NMOS管的漏極、所述的第十六NMOS管的漏極和所述的第十八NMOS管的漏極并接且其并接端為第一控制信號輸出端，所述的第十四NMOS管的源極與所述的第十五NMOS管的漏極連接，所述的第十六NMOS管的源極與所述的第十七NMOS管的漏極連接，所述的第十八NMOS管的源極與所述的第十九NMOS管的漏極連接，所述的第十五NMOS管的源極、所述的第十七NMOS管的源極、所述的第十九NMOS管的源極和所述的第二十NMOS管的漏極連接，所述的第二控制信號產(chǎn)生電路由第八PMOS管、第二i^一 NMOS管、第二十二 NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管和第二十七NMOS管組成，所述的第八PMOS管的源極、所述的第二i^一 NMOS管的漏極、所述的第二十三NMOS管的漏極和所述的第二十五NMOS管的漏極并接且其并接端為第二控制信號輸出端，所述的第二i^一 NMOS管的源極與所述的第二十二 NMOS管的漏極連接，所述的第二十三NMOS管的源極與所述的第二十四NMOS管的漏極連接，所述的第二十五NMOS管的源極與所述的第二十六NMOS管的漏極連接，所述的第二十二 NMOS管的源極、所述的第二十四NMOS管的源極、所述的第二十六NMOS管的源極和所述的第二十七NMOS管的漏極連接，所述的次態(tài)信號產(chǎn)生電路由第九PMOS管、第十PMOS管和第二十八NMOS管組成，所述的第九PMOS管的柵極與所述的第一控制信號輸出端連接，所述的第十PMOS管的柵極與所述的第二控制信號輸出端連接，所述的第九PMOS管的源極、所述的第十PMOS管的源極和所述的第二十八NMOS管的漏極并接且其并接端為信號輸出端，所述的第十四NMOS管的柵極與所述的第一三值絕熱多米諾文字運算電路的第二信號輸出端連接，第十五NMOS管的柵極和所述的第二十二 NMOS管的柵極均與所述的第四三值絕熱多米諾文字運算電路的第一信號輸出端連接，所述的第十六NM·OS管的柵極與所述的第二三值絕熱多米諾文字運算電路的第一信號輸出端連接，所述的第十七NMOS管的柵極和所述的第二十四NMOS管的柵極均與所述的第四三值絕熱多米諾文字運算電路的第二信號輸出端連接，所述的第十八NMOS管的柵極與所述的第三三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的第十九NMOS管的柵極和所述的第二十六NMOS管的柵極均與所述的第四三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的第二十一 NMOS管的柵極與所述的第一三值絕熱多米諾文字運算電路的第三信號輸出端連接，所述的第二十三NMOS管的柵極與所述的第二三值絕熱多米諾文字運算電路的第二信號輸出端連接，所述的第二十五NMOS管的柵極與所述的第三三值絕熱多米諾文字運算電路的第一信號輸出端連接，所述的第七PMOS·管的漏極、所述的第八PMOS管的漏極、所述的第二十NMOS管的源極、所述的第二十七NMOS管的源極和所述的第二十八NMOS管的柵極并接于第一時鐘信號輸入端，所述的第七PMOS管的柵極、所述的第八PMOS管的柵極、所述的第十PMOS管的漏極、所述的第二十NMOS管的柵極、所述的第二十七NMOS管的柵極和所述的第二十八NMOS管源極并接于第二時鐘信號輸入端，所述的第九PMOS管的漏極為第三時鐘信號輸入端。
4.權利要求I 3中任一項所述的一種三值低功耗多米諾JKL觸發(fā)器，其特征在于所述的絕熱多米諾緩沖器由第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第二十九NMOS管、第三十NMOS管、第三i^一 NMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管和第三十九NMOS管組成，所述的第i^一 PMOS管的源極、所述的第十三PMOS管的柵極和所述的第二十九NMOS管的漏極連接，所述的第二十九NMOS管的源極和所述的第三十NMOS管的漏極連接，所述的第十二 PMOS管的源極和所述的第十三PMOS管的漏極連接，所述的第十三PMOS管的源極、所述的第三i^一 NMOS管的漏極和所述的第三十五NMOS管的漏極連接，所述的第十四PMOS管的源極、所述的第十六PMOS管的柵極、所述的第三十二 NMOS管的漏極和所述的第三十五NMOS管的柵極連接，所述的第三十ニ NMOS管的源極和所述的第三十三NMOS管的漏極連接，所述的第十五PMOS管的源極和所述的第十六PMOS管的漏極連接，所述的第十六PMOS管的漏極、所述的第三十四NMOS管的漏極和所述的第三十八NMOS管的漏極連接，所述的第三十五NMOS管的漏極和所述的第三十六NMOS管的漏極連接，所述的第三十六NMOS管的源極和所述的第三十七NMOS管的柵極連接，所述的第三十八NMOS管的源極和所述的第三十九NMOS管的柵極連接，所述的第二十九NMOS管的柵極和所述的第三十二 NMOS管的柵極并接且其并接端為信號輸入端，所述的第三十七NMOS管的漏極和所述的第三十九NMOS管的漏極并接且其并接端為信號輸出端，所述的第十一 PMOS管的漏極、所述的第十二 PMOS管的柵極、所述的第十四PMOS管的漏極、所述的第十五PMOS管的柵極、所述的第三十NMOS管的源極、所述的第三十一 NMOS管的柵極、所述的第三十三NMOS管的源極、所述的第三十四NMOS管的柵極和所述的第三十九NMOS管的源極并接且其并接端為第一時鐘信號輸入端，所述的第十一 PMOS管的柵極、所述的第十二 PMOS管的漏極、所述的第十四PMOS管的柵極、所述的第十五PMOS管的漏極、所述的第三十NMOS管的柵極、所述的第三十一 NMOS管的源極、所述的第三十三NMOS管的柵極、所述的第三十四NMOS管的源極、所述的第三十六NMOS管的柵極和所述的第三十八NMOS管的柵極并接且其并接端為第二時鐘信號輸入端，所述的第三十七NMOS管的源極為第三時鐘信號輸入端，所述的絕熱多米諾緩沖器的輸出信號與其輸入信號相同，且所述的絕熱多米諾緩沖器的輸出信號比其輸入信號延遲半個時鐘周期，所述的絕熱多米諾緩沖器的第一 時鐘信號輸入端與所述的第一三值絕熱多米諾文字運算電路的第一時鐘信號輸入端連接，所述的絕熱多米諾緩沖器的第二時鐘信號輸入端與所述的第一三值絕熱多米諾文字運算電路的第二時鐘信號輸入端連接，所述的絕熱多米諾緩沖器的第三時鐘信號輸入端與所述的第四時鐘信號輸入端連接。
全文摘要
本發(fā)明公開了一種三值低功耗多米諾JKL觸發(fā)器，由第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路、第三三值絕熱多米諾文字運算電路、第四三值絕熱多米諾文字運算電路和三值JKL觸發(fā)器基本電路組成，第一三值絕熱多米諾文字運算電路、第二三值絕熱多米諾文字運算電路、第三三值絕熱多米諾文字運算電路和第四三值絕熱多米諾文字運算電路將絕熱邏輯、多值邏輯和多米諾電路結合在一起；優(yōu)點是提高了JKL觸發(fā)器的電路集成度及信息密度，與常規(guī)三值多米諾JKL觸發(fā)器相比，能耗節(jié)省約69%。
文檔編號H03K3/012GK102790602SQ20121024756
公開日2012年11月21日 申請日期2012年7月17日 優(yōu)先權日2012年7月17日
發(fā)明者楊乾坤, 汪鵬君, 鄭雪松 申請人:寧波大學