專利名稱：：控制電路及使用該控制電路的數(shù)據(jù)保持裝置以及重置電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種控制電路及使用該控制電路的數(shù)據(jù)保持裝置。
背景技術(shù)：
：作為用于鎖存電路等時序電路中的數(shù)據(jù)保持裝置，例如已知有一種將2個反相電路回路(loop)狀串聯(lián)連接而成的電路。但是，這種數(shù)據(jù)保持裝置通常只能揮發(fā)性地保持數(shù)據(jù)，所以若電源斷開則數(shù)據(jù)丟失。也就是說，即便電源再次接通，也無法恢復(fù)電源斷開前的數(shù)據(jù)。因此，在利用具有這種數(shù)據(jù)保持裝置的鎖存電路進行順序(sequence)處理時由于某種理由而中斷的情況下，為了保持數(shù)據(jù)就必須維持電源接通，所以造成了這部分的電力消耗。而且，在由于停電事故等導(dǎo)致順序處理中斷的情況下，則必須從頭開始重新執(zhí)行處理，時間上的損失較大。為了解決這種問題，本案申請人在專利文獻I中，公開并提出了一種使用鐵電體電容器來非揮發(fā)性地保持數(shù)據(jù)的數(shù)據(jù)保持裝置。圖71是表示數(shù)據(jù)保持裝置以往一個例子的電路圖。本圖的數(shù)據(jù)保持裝置是通過在具有含反相器INVx、INVy的回路結(jié)構(gòu)部(圖中以虛線包圍的部分)的存儲元件內(nèi)的信號線(保持數(shù)據(jù)以電壓信號形式出現(xiàn)的圖中粗線部分)上，連接鐵電體元件CL而形成。當(dāng)電源斷開時，通過使用所述信號線上的電壓值，設(shè)定鐵電體元件CL的殘留分極狀態(tài)，而向鐵電體元件CL寫入數(shù)據(jù)。通過這種寫入動作，即便在電源斷開后也可以非揮發(fā)性地保持數(shù)據(jù)。另一方面，當(dāng)讀出寫入到鐵電體元件CL的數(shù)據(jù)時，是在電源接通后使節(jié)點N處于浮動的狀態(tài)下，從板線(plateline)PL對鐵電體元件CL的一端施加電壓脈沖,而使節(jié)點N產(chǎn)生和鐵電體兀件CL的殘留分極狀態(tài)相應(yīng)的電壓信號。節(jié)點N產(chǎn)生的電壓信號根據(jù)反相器INVx的閾值來進行數(shù)據(jù)的判定(0/1判定)。而且，本發(fā)明相關(guān)的其他以往技術(shù)可以列舉本案申請人提出的專利文獻2。先行技術(shù)文獻專利文獻專利文獻I:日本專利第3737472號說明書專利文獻2:日本專利特開2009-206942號公報
發(fā)明內(nèi)容所述以往的數(shù)據(jù)保持裝置即便斷開電源也能保持數(shù)據(jù)，因此確實存在優(yōu)點。但是，在所述以往的數(shù)據(jù)保持裝置中，執(zhí)行正常動作時存儲元件內(nèi)的鐵電體元件CL變成了信號線上存在的巨大負載電容，因此有可能會導(dǎo)致存儲元件的速度下降或耗電增大。而且，在所述以往的數(shù)據(jù)保持裝置中，為了在讀出數(shù)據(jù)時不使和鐵電體元件CL的殘留分極狀態(tài)相應(yīng)的電荷向電源線或接地線逃逸，必須將節(jié)點N設(shè)為浮動(必須將兩個通路開關(guān)(pathswitch)SWx、SWy都斷開)。因此，所述以往的數(shù)據(jù)保持裝置中，通路開關(guān)SWx、Sffy的驅(qū)動時鐘信號需要4種時鐘信號(CKA、/CKA,CKB、/CKB)，有可能會導(dǎo)致耗電增大。而且，在所述以往的數(shù)據(jù)保持裝置中，如圖71及圖72所示，是使用鐵電體元件CL和構(gòu)成反相器INVx的晶體管的閘極電容的電容稱合(capacitycoupling)，而讀出和鐵電體元件CL的殘留分極狀態(tài)相應(yīng)的電壓信號Vout。但是，鐵電體元件CL的電容(圖72中右上方的實線)為大電容(數(shù)百[F])，相比之下構(gòu)成反相器INVx的晶體管的閘極電容(圖72中右下方的實線)為小電容(數(shù)[F])，因此節(jié)點N上出現(xiàn)的電壓信號Vout為較小的10100[mV]左右，從元件偏差的觀點出發(fā)，難以相應(yīng)地設(shè)定反相器INVx的閾值而進行讀出數(shù)據(jù)的0/1判定。而且，在以往的CMOS電路的情況下，如果電源電壓低至O.6[V]為止，那么顯著問題是由于隨著電路區(qū)塊的電源接通/斷開而產(chǎn)生的電源電壓波動，導(dǎo)致數(shù)據(jù)保持裝置內(nèi)部的數(shù)據(jù)發(fā)生變化，也就是說對于電源電壓波動的裕量(margin)不再存在。而且，組入了鐵電體元件的非揮發(fā)性數(shù)據(jù)保持裝置中，數(shù)據(jù)保持動作自身不需要電源電壓，而能夠消除隨著電源電壓波動引起的數(shù)據(jù)變化的問題，但是從鐵電體元件的特性來說，難以使用0.6[V]電源電壓驅(qū)動鐵電體元件，而向鐵電體元件寫入數(shù)據(jù)。也就是說，以O(shè).6[V]的電源電壓驅(qū)動CMOS電路的情況下，難以使用相同電源電壓來驅(qū)動鐵電體元件。相反，以3.3[V]電源電壓驅(qū)動CMOS電路的情況下，如果使用相同電源電壓驅(qū)動鐵電體元件，就會導(dǎo)致不必要的大量電力消耗。而且，在所述以往的數(shù)據(jù)保持裝置中，將數(shù)據(jù)保持裝置實用化時要探討的課題還很多，比如電源接通/斷開時鐵電體元件的存儲數(shù)據(jù)有可能被破壞、向鐵電體元件保存/恢復(fù)數(shù)據(jù)時必須停止向回路結(jié)構(gòu)部的時鐘輸入、以及將數(shù)據(jù)保持裝置組入系統(tǒng)后無法進行鐵電體元件的模擬特性評估等。而且，所述以往的數(shù)據(jù)保持裝置中內(nèi)置了用來控制數(shù)據(jù)保存(備份)/恢復(fù)的控制電路，但該控制電路需要一直監(jiān)視請求數(shù)據(jù)保存/恢復(fù)的外部信號，所以必須在控制電路外部設(shè)置一直持續(xù)生成控制電路的動作用時鐘信號的時鐘供給源，導(dǎo)致裝置(set)的零件數(shù)增大或成本上升的問題。而且，在所述以往的數(shù)據(jù)保持裝置中，控制電路是一直在進行動作，所以還導(dǎo)致控制電路的耗電(進一步導(dǎo)致裝置全體的耗電)變大這樣的問題。本發(fā)明鑒于所述問題，目的在于提供一種能夠?qū)崿F(xiàn)裝置的零件數(shù)削減或低耗電化的控制電路、及使用該控制電路的數(shù)據(jù)保持裝置。為了達成所述目的，本發(fā)明的控制電路構(gòu)成(第I構(gòu)成)為包括內(nèi)部時鐘生成部，當(dāng)觸發(fā)信號出現(xiàn)特定的信號圖案時，開始生成所述控制部執(zhí)行動作必需的內(nèi)部時鐘信號，持續(xù)生成所述內(nèi)部時鐘信號，至少到所述控制部完成既定處理為止，然后停止所述內(nèi)部時鐘信號的生成；及控制部，使用所述內(nèi)部時鐘信號來執(zhí)行所述既定處理。還有，在包含所述第I構(gòu)成的控制電路中，可以構(gòu)成為所述控制部對應(yīng)所述觸發(fā)信號中出現(xiàn)的數(shù)個信號圖案而執(zhí)行不同的處理(第2構(gòu)成)。而且，在包含所述第I或第2構(gòu)成的控制電路中，可以構(gòu)成為所述控制部除了使用所述內(nèi)部時鐘信號執(zhí)行動作以外，還使用從外部輸入的外部時鐘信號執(zhí)行動作(第3構(gòu)6成)。而且，在包含所述第I第3構(gòu)成中任一構(gòu)成的控制電路中，可以構(gòu)成為所述控制部具備不論內(nèi)部狀態(tài)如何而向控制對象電路輸出固定值的控制信號的動作模式(第4構(gòu)成)。而且，在包含所述第I第4構(gòu)成中任一構(gòu)成的控制電路中，可以構(gòu)成為所述內(nèi)部時鐘生成部在生成所述內(nèi)部時鐘信號時利用邏輯元件的多段連接結(jié)構(gòu)(第5構(gòu)成)。而且，在包含所述第I第5構(gòu)成中任一構(gòu)成的控制電路中，可以構(gòu)成為所述內(nèi)部時鐘生成部在生成所述內(nèi)部時鐘信號時利用邏輯元件的回路結(jié)構(gòu)(第6構(gòu)成)。而且，在包含所述第I第6構(gòu)成中任一構(gòu)成的控制電路中，可以構(gòu)成為所述內(nèi)部時鐘生成部包含將重疊于所述觸發(fā)信號的特定頻率成分去除的濾波器(第7構(gòu)成)。而且，在包含所述第7構(gòu)成的控制電路中，可以構(gòu)成為所述濾波器包含電容器(第8構(gòu)成)。而且，在包含所述第8構(gòu)成的控制電路中，可以構(gòu)成為所述電容器是鐵電體電容器(第9構(gòu)成)。而且，在包含所述第8或第9構(gòu)成的控制電路中，可以構(gòu)成為所述濾波器包含根據(jù)重置(reset)信號而將所述電容器放電的放電電路(第10構(gòu)成)。而且，在包含所述第I第10構(gòu)成中任一構(gòu)成的控制電路中，可以構(gòu)成為所述內(nèi)部時鐘生成部包含對自身內(nèi)部的所述觸發(fā)信號進行傳播控制的信號傳播控制電路(第11構(gòu)成)。而且，在包含所述第11構(gòu)成的控制電路中，可以構(gòu)成為所述信號傳播控制電路是鎖存電路(第12構(gòu)成)。而且，在包含所述第11構(gòu)成的控制電路中，可以構(gòu)成為所述信號傳播控制電路是或(OR)運算器(第13構(gòu)成)。而且，在包含所述第I第13構(gòu)成中任一構(gòu)成的控制電路中，可以構(gòu)成為更包括生成內(nèi)部重置信號的重置部，所述內(nèi)部重置信號用來監(jiān)視電源電壓而將所述控制部和所述內(nèi)部時鐘生成部初始化(第14構(gòu)成)。而且，在包含所述第14構(gòu)成的控制電路中，可以構(gòu)成為所述重置部在所述電源電壓達到CMOS電路可動作的電壓后，直到經(jīng)過既定的低電平(lowlevel)輸出期間為止，將所述內(nèi)部重置信號保持為低電平(第15構(gòu)成)。而且，在包含所述第15構(gòu)成的控制電路中，可以構(gòu)成為所述重置部包含P通道型場效晶體管，它的源極連接于電源電壓的施加端，閘極連接于輸入信號的輸入端；二極管或二極管連接型晶體管，它的陽極連接于所述P通道型場效晶體管的汲極，陰極連接于所述內(nèi)部重置信號的輸出端；及N通道型場效晶體管，它的源極連接于接地端，閘極連接于所述輸入信號的輸入端，汲極連接于所述內(nèi)部重置信號的輸出端(第16構(gòu)成)。而且，在包含所述第16構(gòu)成的控制電路中，可以構(gòu)成為所述重置部更包括反相器，所述反相器插入在所述P通道型場效晶體管及所述N通道型場效晶體管的兩閘極、和所述輸入信號的輸入端之間(第17構(gòu)成)。而且，在包含所述第16或第17構(gòu)成的控制電路中，可以構(gòu)成為所述重置部更包括電容器，所述電容器連接在所述內(nèi)部重置信號的輸出端和接地端之間(第18構(gòu)成)。而且，本發(fā)明的數(shù)據(jù)保持裝置構(gòu)成(第19構(gòu)成)為包括回路結(jié)構(gòu)部，使用回路狀連接的數(shù)個邏輯閘極來保持數(shù)據(jù)；非揮發(fā)性存儲部，使用鐵電體元件的遲滯特性(hysteresischaracteristics),將保持于所述回路結(jié)構(gòu)部的數(shù)據(jù)非揮發(fā)地存儲；及電路分離部，將所述回路結(jié)構(gòu)部和所述非揮發(fā)性存儲部電氣分離；除此之外還包括包含所述第I第18構(gòu)成中任一構(gòu)成的控制電路，所述控制電路生成所述回路結(jié)構(gòu)部、所述非揮發(fā)性存儲部、和所述電路分離部的控制信號。還有，在包含所述第19構(gòu)成的數(shù)據(jù)保持裝置中，可以構(gòu)成為所述非揮發(fā)性存儲部包含開關(guān)元件，所述開關(guān)元件在所述數(shù)據(jù)保持裝置的電源接通/斷開時使所述鐵電體元件的兩端和接地端短路(第20構(gòu)成)。而且，在包含所述第20構(gòu)成的數(shù)據(jù)保持裝置中，可以構(gòu)成為更包括保護信號生成電路，該保護信號生成電路生成在自身的電源接通/斷開時用來接通所述開關(guān)元件的保護信號(第21構(gòu)成)。而且，在包含所述第21構(gòu)成的數(shù)據(jù)保持裝置中，可以構(gòu)成為所述開關(guān)元件是N通道型場效晶體管，所述保護信號生成電路將所述保護信號保持為高電平(highlevel)，直到電源電壓至少達到CMOS電路可動作的電壓為止(第22構(gòu)成)。而且，在包含所述第22構(gòu)成的數(shù)據(jù)保持裝置中，可以構(gòu)成為所述保護信號生成電路包含P通道型場效晶體管，它的源極連接于電源電壓的施加端，閘極連接于輸入信號的輸入端，汲極連接于所述保護信號的輸出端；及N通道型場效晶體管，它的源極連接于接地端，閘極連接于所述輸入信號的輸入端，汲極連接于所述保護信號的輸出端；且所述P通道型場效晶體管設(shè)計為接通電阻值小于所述N通道型場效晶體管(第23構(gòu)成)。[發(fā)明的效果]根據(jù)本發(fā)明，可以提供一種能夠?qū)崿F(xiàn)裝置的零件數(shù)削減或低耗電化的控制電路、及使用該控制電路的數(shù)據(jù)保持裝置。圖I是表示本發(fā)明的數(shù)據(jù)保持裝置的一實施方式的電路圖。圖2是表不具有電平位移功能的反相器INV6(反相器INV7也一樣)的一構(gòu)成例的電路圖。圖3是用來說明本發(fā)明的數(shù)據(jù)保持裝置的一動作例的時序圖。圖4是表示正常動作時的信號路徑的電路圖。圖5是表示數(shù)據(jù)寫入動作時的信號路徑的電路圖。圖6是表示數(shù)據(jù)讀出動作時的信號路徑的電路圖。圖7是表示本發(fā)明的數(shù)據(jù)保持裝置的第I變形例的電路圖。圖8是具有電平位移功能的3態(tài)(state)反相器INV6'(反相器INV7'也一樣)的一構(gòu)成例的電路圖。圖9是用來說明本發(fā)明的數(shù)據(jù)保持裝置的其他動作例的時序圖。圖10是用來說明鐵電體元件的特性的圖。圖11是用來說明使用鐵電體元件間的電容耦合的數(shù)據(jù)讀出方式的圖。圖12是表示本發(fā)明的數(shù)據(jù)保持裝置的第2變形例的電路圖。圖13是表示本發(fā)明的數(shù)據(jù)保持裝置的第3變形例的電路圖。圖14是表示對D觸發(fā)器(flip-flop)的應(yīng)用例的電路圖。圖15是表示正常動作時的信號路徑的電路圖。圖16是表示數(shù)據(jù)寫入動作時的信號路徑的電路圖。圖17是表示數(shù)據(jù)讀出動作時的信號路徑的電路圖。圖18是表示本發(fā)明的數(shù)據(jù)保持裝置的第4變形例的電路圖。圖19是用來說明本發(fā)明的數(shù)據(jù)保持裝置的ー動作例的時序圖。圖20是用來說明本發(fā)明的數(shù)據(jù)保持裝置的其他動作例的時序圖。圖21是表示利用數(shù)據(jù)替換進行處理切換動作的一例的示意圖。圖22是單元圖案(cellpattern)的第1布局(layout)例的示意圖。圖23是表示單元圖案的第2布局例的示意圖。圖M是表示單元圖案的第3布局例的示意圖。圖25是表示單元圖案的第4布局例的示意圖。圖洲是表示本發(fā)明的數(shù)據(jù)保持裝置的第5變形例的電路圖。圖27是表示第5變形例的數(shù)據(jù)保持裝置使用的信號針(pin)的框圖。圖觀是第5變形例的數(shù)據(jù)保持裝置使用的信號針的功能說明表。圖四是表示感測放大器(senseamplifier)SA的ー構(gòu)成例的電路圖。圖30是表示正常動作時的裝置各部的動作狀態(tài)的電路圖。圖31是表示數(shù)據(jù)寫入動作時的裝置各部的動作狀態(tài)的電路圖。圖32是表示數(shù)據(jù)讀出動作時的裝置各部的動作狀態(tài)的電路圖。圖33是表示測試動作時的裝置各部的動作狀態(tài)的電路圖。圖34是用來說明鐵電體元件的模擬特性評估動作的時序圖。圖35是表示參照電壓信號Vref和輸出信號Q的關(guān)系的示意圖。圖36是用來說明活用掃描路徑(scanpath)的數(shù)據(jù)保持裝置的測試動作的框圖。圖37A是表示活用掃描路徑的測試動作的一例的流程圖。圖37B是表示活用掃描路徑的測試動作的另一例的流程圖。圖38是表示本發(fā)明的數(shù)據(jù)保持裝置的第6變形例的電路圖。圖39是表示本發(fā)明的數(shù)據(jù)保持裝置的第7變形例的電路圖。圖40是表示第7變形例的正常動作時的裝置各部的動作狀態(tài)的電路圖。圖41是表示第7變形例的數(shù)據(jù)寫入動作時的裝置各部的動作狀態(tài)的電路圖。圖42是表示第7變形例的數(shù)據(jù)讀出動作時的裝置各部的動作狀態(tài)的電路圖。圖43是表示第7變形例的測試動作時的裝置各部的動作狀態(tài)的電路圖。圖44是用來說明電源接通/斷開時的數(shù)據(jù)破壞防止功能的時序圖。圖45是表示第2電源電壓VDD2比第1電源電壓VDDl低的情況下使用的反相器INV6、INV7的一例的圖。圖46是表示控制電路的ー構(gòu)成例的框圖。圖47是表示利用內(nèi)部時鐘信號進行基本動作的一例的時序圖。圖48是表示利用外部時鐘信號進行基本動作的一例的時序圖。圖49是表示利用外部時鐘信號進行測試動作的一例的時序圖。圖50是表示內(nèi)部時鐘生成部12的一構(gòu)成例的框圖。圖51是表不內(nèi)部時鐘生成動作的一例的時序圖。圖52是表示內(nèi)部時鐘生成動作的另一例的時序圖。圖53A是表示低通濾波器121的第1構(gòu)成例的電路圖。圖53B是表示低通濾波器121的第2構(gòu)成例的電路圖。圖54A是表示低通濾波器121的第3構(gòu)成例的電路圖。圖54B是表示低通濾波器121的第4構(gòu)成例的電路圖。圖55是表示脈沖生成部123的一構(gòu)成例的框圖。圖56是表示脈沖生成動作的一例的時序圖。圖57是表示時鐘生成部124的第1構(gòu)成例的框圖。圖58是表示時鐘生成部124的第2構(gòu)成例的框圖。圖59是表示第2構(gòu)成例中的時鐘生成動作的時序圖。圖60是表示時鐘生成部124的第3構(gòu)成例的框圖。圖61是表示第3構(gòu)成例中的時鐘生成動作的時序圖。圖62是表示P0LH電路的一構(gòu)成例的電路圖。圖63是用來說明P0LH電路30的第1應(yīng)用例的圖。圖64是用來說明P0LH電路30的第2應(yīng)用例的圖。圖65是用來說明P0LH電路30的第3應(yīng)用例的圖。圖66是用來說明P0LH電路30的第4應(yīng)用例的圖。圖67是表示本發(fā)明的數(shù)據(jù)保持裝置的第8變形例的電路圖。圖68是表示P0HH電路40的一構(gòu)成例的電路圖。圖69是電流Ip、In的特性圖。圖70是表示電源電壓VDD和保護信號LRSTNL的相互關(guān)系的波形圖。圖71是表示數(shù)據(jù)保持裝置的一以往例的電路圖。圖72是用來說明以往的數(shù)據(jù)讀出方式的圖。[符號的說明]INV1INV5、INV5'、INV10'反相器INV6、INV7反相器(有電平位移功能)INV6/、INV7'反相器(有電平位移功能、3態(tài))INV8、INV8'、INV9INV14反相器(3態(tài))SW1SW10通路開關(guān)MUX1、MUX2、MUX3、MUX4多工器DeMUXl、DeMUX2解多工器Qla、Qlb、Q2a、Q2bN通道型場效晶體管Qlla、Q12a、...、QlmaN通道型場效晶體管Qllb、Q12b、...、QlmbN通道型場效晶體管Q21a、Q22a、...、Q2maN通道型場效晶體管Q21b、Q22b、...、Q2mbN通道型場效晶體管CLla、CLlb、CL2a、CL2b鐵電體元件0138]CLlla、CL12a、…、CLlma鐵電體元件0139]CLllb、QL12b、…、CLlmb鐵電體元件0140]CL21a、CL22a、…、CL2ma鐵電體元件0141]CL21b、CL22b、…、CL2mb鐵電體元件0142]C1、C2電容元件0143]NANDlNAND5與非運算器0144]LOOP回路結(jié)構(gòu)部NVM非揮發(fā)性存儲部0145]SEP電路分離部0146]PlP3P通道型MOS場效晶體管0147]NIN3N通道型MOS場效晶體管0148]SRC設(shè)置/重置控制部0149]SA感測放大器(差動放大器)0150]PlP4P通道型場效晶體管0151]NIN5N通道型場效晶體管0152]ANDUAND2與運算器0153]TEST測試電路部0154]CPC時鐘脈沖控制部0155]NORlN0R6否定或運算器(3態(tài))0156]Q3a、Q3b、Q3cN通道型場效晶體管0157]Q4a、Q4b、Q4cN通道型場效晶體管0158]Sla、Slb、S2a、S2b通路開關(guān)0159]I運算裝置0160]2測試器(序列器)0161]REGlREGx暫存器(數(shù)據(jù)保持裝置)0162]10控制電路0163]11控制部(序列器)0164]12內(nèi)部時鐘生成部0165]121低通濾波器0166]121a電阻0167]121b電容器0168]121c施密特觸發(fā)0169]121dN通道型場效晶體管0170]121e反相器0171]121f鐵電體電容器0172]121A運算放大器0173]121B、C電阻0174]121D電容器0175]121E施密特觸發(fā)0176]121FN通道型場效晶體管121G反相器121H鐵電體電容器122鎖定部123脈沖生成部123a、b延遲段123c排他或運算器124時鐘生成部124a-I124a_n脈沖生成部124b或運算器124c脈沖生成部124d反相器124e選擇器125或運算器13重置部20控制對象電路30通電低保持電路(P0LH電路)31反相器32、33P通道型場效晶體管34N通道型場效晶體管35電容器36緩沖器40通電高保持電路(Ρ0ΗΗ電路)41P通道型場效晶體管42N通道型場效晶體管具體實施方式〈數(shù)據(jù)保持裝置〉圖I是表示本發(fā)明的數(shù)據(jù)保持裝置的一實施方式的電路圖。如圖I所示，本實施方式的數(shù)據(jù)保持裝置是包括反相器INVlINV7、通路開關(guān)SfflSM、多工器(multiplexer)MUXl、MUX2、N通道型場效晶體管Qla,Qlb,Q2a、Q2b、和鐵電體元件(鐵電體電容器)CLla、CLlb、CL2a、CL2b而成的鎖存電路。反相器INVl的輸入端連接于數(shù)據(jù)信號(D)的施加端。反相器INVl的輸出端連接于反相器INV2的輸入端。反相器INV2的輸出端透過通路開關(guān)SWl而連接于多工器MUXl的第I輸入端⑴。多工器MUXl的輸出端連接于反相器INV3的輸入端。反相器INV3的輸出端連接于反相器INV5的輸入端。反相器INV5的輸出端連接于輸出信號(Q)的取出(drawout)端。多工器MUX2的第I輸入端⑴連接于反相器INV3的輸出端。多工器MUX2的輸出端連接于反相器INV4的輸入端。反相器INV4的輸出端透過通路開關(guān)SW2而連接于多工器MUXl的第I輸入端(I)。這樣，本實施方式的數(shù)據(jù)保持裝置具有回路結(jié)構(gòu)部L00P，即使用回路狀連接的2個邏輯閘極(圖I中的反相器INV3、INV4)，來保持輸入的數(shù)據(jù)信號D。還有，回路結(jié)構(gòu)部LOOP是受到第I電源電壓VDDl(例如O.6[V])的供給而被驅(qū)動。反相器INV6的輸入端連接于多工器MUXl的第I輸入端(I)。反相器INV6的輸出端透過通路開關(guān)SW3而連接于多工器MUX2的第2輸入端(O)。反相器INV7的輸入端連接于多工器MUX2的第I輸入端(I)。反相器INV7的輸出端透過通路開關(guān)SW4而連接于多工器MUXl的第2輸入端(O)。鐵電體元件CLla的正極端連接于第I板線PL1。鐵電體元件CLla的負極端連接于多工器MUX2的第2輸入端(O)。鐵電體元件CLla的兩端之間連接著晶體管Qla。晶體管Qla的閘極連接于F重置信號FRST的施加端。鐵電體元件CLlb的正極端連接于多工器MUX2的第2輸入端(O)。鐵電體元件CLlb的負極端連接于第2板線PL2。鐵電體元件CLlb的兩端之間連接著晶體管Qlb。晶體管Qlb的閘極連接于F重置信號FRST的施加端。鐵電體元件CL2a的正極端連接于第I板線PL1。鐵電體元件CL2a的負極端連接于多工器MUXl的第2輸入端(O)。鐵電體元件CL2a的兩端之間連接著晶體管Q2a。晶體管Q2a的閘極連接于F重置信號FRST的施加端。鐵電體元件CL2b的正極端連接于多工器MUXl的第2輸入端(O)。鐵電體元件CL2b的負極端連接于第2板線PL2。鐵電體元件CL2b的兩端之間連接著晶體管Q2b。晶體管Q2b的閘極連接于F重置信號FRST的施加端。這樣，本實施方式的數(shù)據(jù)保持裝置包含非揮發(fā)性存儲部NVM，即使用鐵電體元件(CLla、CLlb,CL2a、CL2b)的遲滯特性，將保持于回路結(jié)構(gòu)部LOOP的數(shù)據(jù)D非揮發(fā)地存儲。還有，非揮發(fā)性存儲部NVM是受到高于第I電源電壓VDDl的第2電源電壓VDD2(例如I.2[V])的供給而被驅(qū)動。而且，所述構(gòu)成要素中，通路開關(guān)SWl根據(jù)時鐘信號CLK而接通/斷開，通路開關(guān)SW2根據(jù)反轉(zhuǎn)時鐘信號CLKB(時鐘信號CLK的邏輯反轉(zhuǎn)信號)而接通/斷開。也就是說，通路開關(guān)SWl和通路開關(guān)SW2是彼此互斥(互補)地接通/斷開。另一方面，通路開關(guān)SW3、SW4均根據(jù)控制信號El而接通/斷開。而且，多工器MUXUMUX2均根據(jù)控制信號E2來切換其信號路徑。也就是說，本實施方式的數(shù)據(jù)保持裝置中，多工器MUX1、MUX2、反相器INV6、INV7、以及通路開關(guān)SW3、SW4是作為將回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM電氣分離的電路分離部SEP發(fā)揮功能。還有，在形成電路分離部SEP的電路要素中，回路結(jié)構(gòu)部LOOP所含的多工器MUXl、MUX2是受到第I電源電壓VDDl的供給而被驅(qū)動，非揮發(fā)性存儲部NVM所含的通路開關(guān)SW3、SM是受到第2電源電壓VDD2的供給而被驅(qū)動。而且，反相器INV6、INV7是受到第I電源電壓VDDl和第2電源電壓VDD2的雙方供給而被驅(qū)動，且作為對在回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM之間交換的數(shù)據(jù)D的電壓電平進行轉(zhuǎn)換的電平位移器而發(fā)揮功能。圖2是表不具有電平位移功能的反相器INV6(反相器INV7也一樣)的一構(gòu)成例的電路圖。如圖2所示，反相器INV6(INV7)包含P通道型MOS場效晶體管PlP3、及N通道型MOS場效晶體管NIN3。晶體管NI的閘極連接于輸入端IN。晶體管NI的源極連接于接地端。晶體管NI的汲極連接于晶體管Pl的汲極，另一方面也連接于輸出端OUT。晶體管P1、P2的源極均連接于第2電源電壓VDD2的施加端。晶體管Pl的閘極連接于晶體管P2的汲極。晶體管P2的閘極連接于晶體管Pl的汲極。晶體管P2的汲極連接于晶體管N2的汲極。晶體管N2的源極連接于接地端。晶體管P3、N3的閘極均連接于輸入端IN。晶體管P3的源極連接于第I電源電壓VDDl的施加端。晶體管P3的汲極連接于晶體管N3的汲極，另一方面也連接于晶體管N2的閘極。晶體管N3的源極連接于接地端。在包含所述構(gòu)成的反相器INV6(INV7)中，當(dāng)輸入端IN中輸入了高電平(第I電源電壓VDD1)的邏輯信號時，晶體管N1、P2變成接通，晶體管N2、P1變成斷開，所以從輸出端OUT輸出低電平(接地電壓GND)的邏輯信號。相反，當(dāng)輸入端IN中輸入了低電平(接地電壓GND)的邏輯信號時，晶體管N1、P2變成斷開，晶體管N2、P1變成接通，所以從輸出端OUT輸出高電平(第2電源電壓VDD2)的邏輯信號。也就是說，反相器INV6(INV7)是將輸入給輸入端IN的邏輯信號的邏輯反轉(zhuǎn)之后，再將其高電平電位從第I電源電壓VDDl提升到第2電源電壓VDD2而予以輸出。接下來，詳細說明包含所述構(gòu)成的數(shù)據(jù)保持裝置的動作。還有，在以下說明中，對各部分的節(jié)點電壓附加符號，即，將鐵電體元件CLla、CLlb的連接節(jié)點出現(xiàn)的電壓設(shè)為VI，將鐵電體元件CL2a、CL2b的連接節(jié)點出現(xiàn)的電壓設(shè)為V2，將反相器INV4的輸入端出現(xiàn)的電壓設(shè)為V3，將反相器INV4的輸出端出現(xiàn)的電壓設(shè)為V4，將反相器INV3的輸入端出現(xiàn)的電壓設(shè)為V5，將反相器INV3的輸出端出現(xiàn)的電壓設(shè)為V6。圖3是用來說明本發(fā)明的數(shù)據(jù)保持裝置的一動作例的時序圖，從上往下依次表示了電源電壓(VDD1、VDD2)、時鐘信號CLK、數(shù)據(jù)信號D、控制信號E1、控制信號E2、F重置信號FRST、第I板線PLl的施加電壓、第2板線PL2的施加電壓、節(jié)點電壓VI、節(jié)點電壓V2、及輸出信號Q的電壓波形。首先，說明數(shù)據(jù)保持裝置的正常動作。直到時間點Wl為止，F(xiàn)重置信號FRST為“I(高電平VDD2)”，晶體管Qla、Qlb、Q2a、Q2b接通，且鐵電體元件CLla、CLlb、CL2a、CL2b的各兩端之間均短路，所以這些鐵電體元件CLla、CLlb、CL2a、CL2b處于未施加任何電壓的狀態(tài)。還有，第I板線PLl和第2板線PL2均為“O(低電平GND)”。而且，直到時間點Wl為止，控制信號El為“O(GND)”,通路開關(guān)SW3和通路開關(guān)SM斷開，所以數(shù)據(jù)寫入用驅(qū)動器(圖I例中的反相器INV6、INV7)均為失效。而且，直到時間點Wl為止，控制信號E2為“I(VDDl)”，多工器MUXl和多工器MUX2的第I輸入端(I)被選擇，所以回路結(jié)構(gòu)部LOOP中形成正?；芈贰Ｒ虼?，在時鐘信號CLK的高電平期間，通路開關(guān)SWl接通，通路開關(guān)SW2斷開，所以數(shù)據(jù)信號D是作為輸出信號Q直接通過的形式。另一方面，在時鐘信號CLK的低電平期間，通路開關(guān)SWl斷開，通路開關(guān)SW2接通，所以在時鐘信號CLK的下降邊緣數(shù)據(jù)信號D是鎖定的形式。還有，圖4是表示所述正常動作時的信號路徑(圖中以粗線描繪)的電路圖。接下來，說明向鐵電體元件寫入數(shù)據(jù)的動作。在時間點WlW3期間，時鐘信號CLK為“O(GND)”，反轉(zhuǎn)時鐘信號CLKB為“I(VDDl)”。因此，第I通路開關(guān)SWl斷開，第2通路開關(guān)接通。這樣，通過預(yù)先固定時鐘信號CLK及反轉(zhuǎn)時鐘信號CLKB的邏輯，可以提高對鐵電體元件寫入數(shù)據(jù)的動作穩(wěn)定性。而且，在時間點WlW3期間，F(xiàn)重置信號FRST為“O(GND)”，晶體管Qla、Qlb、Q2a、Q2b斷開，變成能夠?qū)﹁F電體元件CLla、CLlb、CL2a、CL2b施加電壓的狀態(tài)。而且，在時間點WlW3期間，控制信號El為“I(VDD2)”,通路開關(guān)SW3和通路開關(guān)SW4接通。因此，數(shù)據(jù)寫入用驅(qū)動器(圖I例中的反相器INV6、INV7)均有效。還有，在時間點WlW3期間，與到此之前同樣地，控制信號E2為“I(VDDl)”，多工器MUXl和多工器MUX2的第I輸入端(I)被選擇，所以回路結(jié)構(gòu)部LOOP中形成正?；芈?。而且，在時間點WlW2期間，第I板線PLl和第2板線PL2為“O(GND)”，在時間點W2W3期間，第I板線PLl和第2板線PL2為“I(VDD2)”。也就是說，對于第I板線PLl和第2板線PL2施加相同脈沖電壓。通過這種脈沖電壓的施加,而將鐵電體元件內(nèi)部的殘留分極狀態(tài)設(shè)定為反轉(zhuǎn)狀態(tài)/非反轉(zhuǎn)狀態(tài)的任一種。若按照圖3的例子進行具體說明，那么在時間點W1，輸出信號Q為“1(VDD1)”，所以節(jié)點電壓Vl變成“O(GND)”，節(jié)點電壓V2變成“I(VDD2)”。因此，在時間點WlW2期間，第I板線PLl和第2板線PL2為“O(GND)”的期間內(nèi)，鐵電體元件CLla、CLlb的兩端之間變成未施加電壓的狀態(tài)，鐵電體元件CL2a的兩端之間變成施加了負極性電壓的狀態(tài)，而鐵電體元件CL2b的兩端之間變成施加了正極性電壓的狀態(tài)。另一方面，在時間點W2W3期間，第I板線PLl和第2板線PL2為“I(VDD2)”的期間內(nèi)，鐵電體元件CL2a、CL2b的兩端之間變成未施加電壓的狀態(tài)，鐵電體元件CLla的兩端之間變成施加了正極性電壓的狀態(tài)，而鐵電體元件CLlb的兩端之間變成施加了負極性電壓的狀態(tài)。這樣，通過對第I板線PLl和第2板線PL2施加脈沖電壓，而將鐵電體元件內(nèi)部的殘留分極狀態(tài)設(shè)定為反轉(zhuǎn)狀態(tài)/非反轉(zhuǎn)狀態(tài)的任一種。還有，在鐵電體元件CLla和CLlb之間、及鐵電體元件CL2a和CL2b之間，彼此的殘留分極狀態(tài)相反。而且，在鐵電體元件CLla和CL2a之間、及鐵電體元件CLlb和CL2b之間，彼此的殘留分極狀態(tài)也相反。在時間點W3,F重置信號FRST再次為“I(VDD2)”，由此晶體管Qla、Qlb、Q2a、Q2b接通，鐵電體元件CLla、CLlb、CL2a、CL2b的各兩端之間均短路，所以這些鐵電體元件CLla、CLlb,CL2a、CL2b變成未施加任何電壓的狀態(tài)。此時，第I板線PLl和第2板線PL2均為“(KGND)”。而且，在時間點W3，控制信號El再次為“O(GND)”,通路開關(guān)SW3和通路開關(guān)SM斷開，所以數(shù)據(jù)寫入用驅(qū)動器(圖I例中的反相器INV6、INV7)均失效。還有，控制信號E2雖然不重要，但在圖3例中為“O(GND)”。而且，在時間點W4，對回路結(jié)構(gòu)部LOOP供給第I電源電壓VDDl和對非揮發(fā)性存儲部NVM供給第2電源電壓VDD2的動作均斷開。此時，F(xiàn)重置信號FRST從時間點W3開始維持為“I(VDD2)”，晶體管Qla、Qlb、Q2a、Q2b接通，鐵電體元件CLla、CLlb、CL2a、CL2b的各兩端之間均短路。因此，鐵電體元件CLla、CLlb、CL2a、CL2b變成未施加任何電壓的狀態(tài)，所以即便在電源斷開時產(chǎn)生電壓變動的情況下，鐵電體元件CLla、CLlb、CL2a、CL2b上也不會被施加意外的電壓，從而可以避免數(shù)據(jù)變化。還有，圖5是表示所述數(shù)據(jù)寫入動作時(尤其是時間點WlW3)的信號路徑(圖中以粗線描繪)的電路圖。接下來，說明從鐵電體元件讀出數(shù)據(jù)的動作。在時間點RlR5期間，時鐘信號CLK為“O(GND)”，反轉(zhuǎn)時鐘信號CLKB為“I(VDDl)”。因此，第I通路開關(guān)SWl斷開，第2通路開關(guān)接通。這樣，通過預(yù)先固定時鐘信號CLK及反轉(zhuǎn)時鐘信號CLKB的邏輯，而可提高從鐵電體元件讀出數(shù)據(jù)的動作穩(wěn)定性。在時間點R1，首先將F重置信號FRST設(shè)為“I(VDDl)”，晶體管Qla、Qlb、Q2a、Q2b接通，鐵電體元件CLla、CLlb、CL2a、CL2b的各兩端之間均短路。因此，鐵電體元件CLla、CLlb、CL2a、CL2b變成未施加任何電壓的狀態(tài)，所以即便在電源接通時產(chǎn)生電壓變動的情況下，鐵電體元件CLla、CLlb、CL2a、CL2b上也不會被施加意外的電壓，從而可以避免數(shù)據(jù)變化。還有，在時間點R1，第I板線PLl和第2板線PL2均設(shè)為“0(低電平GND)”。在時間點R2，在控制信號E1、E2均為“O(GND)”的狀態(tài)(也就是說，數(shù)據(jù)寫入用驅(qū)動器失效，且回路結(jié)構(gòu)部LOOP中正常回路失效的狀態(tài))下，對回路結(jié)構(gòu)部LOOP接通第I電源電壓VDDl，且對非揮發(fā)性存儲部NVM接通第2電源電壓VDD2。此時，圖6中以粗線描繪的信號線變成浮動。接著，在時間點R3，變成F重置信號FRST為“O(GND)”，晶體管Qla、Qlb、Q2a、Q2b斷開，且能對鐵電體元件CLla、CLlb、CL2a、CL2b施加電壓的狀態(tài)，另一方面，第2板線PL2維持“O(GND)”，第I板線PLl為“I(VDD2)”。通過這種脈沖電壓的施加，出現(xiàn)和鐵電體元件內(nèi)的殘留分極狀態(tài)相應(yīng)的電壓信號，作為節(jié)點電壓Vl及節(jié)點電壓V2。如果按照圖3例子來具體進行說明，那么作為節(jié)點電壓Vl出現(xiàn)的是比較低的電壓信號(以下將其邏輯稱為WL[WeakLow])，作為節(jié)點電壓V2出現(xiàn)的是比較高的電壓信號(以下將其邏輯稱為WH[WeakHi])。也就是說，在節(jié)點電壓Vl和節(jié)點電壓V2之間，產(chǎn)生和鐵電體元件內(nèi)的殘留分極狀態(tài)的差相應(yīng)的電壓差。此時，在時間點R3R4期間，控制信號E2為“O(VDDl)”，多工器MUXl和多工器MUX2的第2輸入端(0)被選擇，所以節(jié)點電壓V3的邏輯變成WL，節(jié)點電壓V4的邏輯變成WH。而且，節(jié)點電壓V5的邏輯變成WH，節(jié)點電壓V6的邏輯變成WL。這樣，在時間點R3R4期間，裝置各部的節(jié)點電壓VlV6處于仍未穩(wěn)定的狀態(tài)(反相器INV3及反相器INV4中的邏輯反轉(zhuǎn)未完全進行，其輸出邏輯未確實地變成“O(GND)”/“I(VDDl)”的狀態(tài))。接著，在時間點R4，控制信號E2為“I(VDDl)”，多工器MUXl和多工器MUX2的第I輸入端(I)被選擇，所以回路結(jié)構(gòu)部LOOP中形成正常回路。伴隨著這種信號路徑的切換，反相器INV4的輸出端(邏輯WH)和反相器INV3的輸入端(邏輯WH)連接，反相器INV3的輸出端(邏輯WL)和反相器INV4的輸入端(邏輯WL)連接。因此，各節(jié)點的信號邏輯(WH/WL)不會產(chǎn)生不匹配，之后，在回路結(jié)構(gòu)部LOOP中形成正?；芈菲陂g，反相器INV3接受邏輯WL的輸入，將其輸出邏輯提升為“I(VDDl)”，反相器INV4接受邏輯WH的輸入，而將其輸出邏輯下降為“O(GND)”。這樣一來，反相器INV3的輸出邏輯從不穩(wěn)定的邏輯WL確定為“O(GND)”，反相器INV4的輸出邏輯從不穩(wěn)定的邏輯WH確定為“I(VDDl)”。這樣，在時間點R4，伴隨著回路結(jié)構(gòu)部LOOP變成正常回路，從鐵電體元件讀出的信號(節(jié)點電壓Vl和節(jié)點電壓V2的電位差)被回路結(jié)構(gòu)部LOOP放大，作為輸出信號Q而恢復(fù)電源斷開前的保持數(shù)據(jù)(圖2例中的“I(VDDl)”)。然后，在時間點R5，F(xiàn)重置信號FRST再次為“I(VDD2)”，晶體管Qla、Qlb、Q2a、Q2b接通，鐵電體元件CLla、CLlb、CL2a、CL2b的各兩端之間均短路，所以這些鐵電體元件16CLla、CLlb、CL2a、CL2b變成未施加任何電壓狀態(tài)。此時，第I板線PLl和第2板線PL2均為“O(GND)”。因此，數(shù)據(jù)保持裝置恢復(fù)成和時間點Wl以前相同的狀態(tài)、即正常的動作狀態(tài)。還有，圖6是表示所述數(shù)據(jù)讀出動作時(尤其是時間點R3R4)的信號路徑(圖中以粗線描繪)的電路圖。如上所述，本實施方式的數(shù)據(jù)保持裝置構(gòu)成為包括回路結(jié)構(gòu)部L00P，使用回路狀連接的邏輯閘極(圖I中的反相器INV3、INV4)保持數(shù)據(jù)；非揮發(fā)性存儲部NVM(CLla、CLlb、CL2a、CL2b、Qla、Qlb、Q2a、Q2b)，使用鐵電體元件的遲滯特性，將保持在回路結(jié)構(gòu)部LOOP的數(shù)據(jù)非揮發(fā)地存儲；及電路分離部SEP(MUX1、MUX2、INV6、INV7、SW3、SW4)，將回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM電氣分離；且電路分離部SEP在數(shù)據(jù)保持裝置的正常動作中，將施加給鐵電體元件的電壓保持固定，并使回路結(jié)構(gòu)部LOOP電氣動作。這樣，并非從回路結(jié)構(gòu)部LOOP的信號線直接驅(qū)動鐵電體元件CLla、CLlb、CL2a、CL2b，而是通過在回路結(jié)構(gòu)部LOOP的信號線和鐵電體元件CLla、CLlb、CL2a、CL2b之間，設(shè)置還作為緩沖器發(fā)揮功能的數(shù)據(jù)寫入用驅(qū)動器(圖I中的反相器INV6、INV7)，能夠使鐵電體元件CLla、CLlb、CL2a、CL2b不會變成回路結(jié)構(gòu)部LOOP內(nèi)的負載電容。而且，若構(gòu)成為在數(shù)據(jù)寫入用驅(qū)動器(反相器INV6、INV7)的輸出端連接通路開關(guān)Sff3,SW4，根據(jù)控制信號E1，只在數(shù)據(jù)寫入時使通路開關(guān)SW3、SW4接通，那么在正常動作時可以不驅(qū)動鐵電體元件CLla、CLlb、CL2a、CL2b。而且，在數(shù)據(jù)讀出時根據(jù)控制信號E2來切換多工器MUXl、MUX2的輸入輸出路徑，由此可以控制回路結(jié)構(gòu)部LOOP內(nèi)的邏輯閘極(圖I中的反相器INV3、INV4)和鐵電體元件CLla、CLlb、CL2a、CL2b的導(dǎo)通/斷開。因此，沒有必要為了將特定節(jié)點設(shè)為浮動而增設(shè)負載較大的時鐘線，所以能夠避免耗電增大。還有，在本實施方式的數(shù)據(jù)保持裝置中，雖然需要新增控制信號El、E2，但這些信號和始終驅(qū)動的時鐘信號不同，在正常時均不驅(qū)動，所以對于數(shù)據(jù)保持裝置的耗電基本上沒有影響。而且，在本實施方式的數(shù)據(jù)保持裝置中，雖然需要新增數(shù)據(jù)寫入用驅(qū)動器(反相器INV6、INV7)、及多工器MUXl、MUX2，但CPU[CentralProcessingUnit，中央處理單元]等運算電路內(nèi)的數(shù)據(jù)保持裝置的占據(jù)面積最多只有數(shù)個百分點，基本上不會對運算電路整體造成面積增加的影響。這樣，根據(jù)本實施方式的數(shù)據(jù)保持裝置，在正常動作中鐵電體元件不會被無用的驅(qū)動，所以能夠?qū)崿F(xiàn)和揮發(fā)性數(shù)據(jù)保持裝置相同水平的高速化、及低耗電化。也就是說，能夠進行和揮發(fā)性數(shù)據(jù)保持裝置同等的處理，所以能夠不進行時序(timing)設(shè)計或耗電設(shè)計等重新設(shè)計，而將現(xiàn)有電路的存儲元件部分替換為本發(fā)明的數(shù)據(jù)保持裝置。因此，可以容易地將現(xiàn)有電路變成非揮發(fā)化，從而能夠?qū)崿F(xiàn)例如待機時數(shù)據(jù)不丟失地斷開電源、或者電源接通后能即時重新開始動作的CPU等。而且，在本實施方式的數(shù)據(jù)保持裝置中，回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM是分別單獨地受到互為不同的第I、第2電源電壓VDD1、VDD2的供給而被驅(qū)動，電路分離部SEP包含對在回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM之間交換的數(shù)據(jù)D的電壓電平進行轉(zhuǎn)換的電平位移器(圖I例中具有電平位移功能的反相器INV6、INV7)。通過這種構(gòu)成，可以使用第I電源電壓VDDl對回路結(jié)構(gòu)部LOOP進行低電壓驅(qū)動，并使用高于第I電源電壓VDDl的第2電源電壓VDD2適當(dāng)?shù)仳?qū)動非揮發(fā)性存儲部NVM(更具體來說是該非揮發(fā)性存儲部NVM所含的鐵電體元件CLla、CLlb、CL2a、CL2b)，因此可以提供一種對于低電壓驅(qū)動元件(超低電壓處理器等)也能恰當(dāng)組入的數(shù)據(jù)保持裝置。<第I變形例>還有，在所述實施方式中，列舉反相器INV6和通路開關(guān)SW3、及反相器INV7和通路開關(guān)SW4分別組合的構(gòu)成為例進行了說明，但是本發(fā)明的構(gòu)成并不限定于此，還可以如圖7所示，使用根據(jù)控制信號El而能將輸出狀態(tài)設(shè)為高阻抗的3態(tài)反相器INV6'、INV7'，由此省略通路開關(guān)SW3、SW4。這種情況下，反相器INV6'(反相器INV7'也一樣)的構(gòu)成是如圖8所示。圖8是表不具有電平位移功能的3態(tài)反相器INV6'(反相器INV7'也一樣)的一構(gòu)成例的電路圖。如圖8所示，具有電平位移功能的3態(tài)反相器INV6'(INV7')可以通過對之前的反相器INV6(INV7)添加若干變更而容易地實現(xiàn)。更具體來說，3態(tài)反相器INV6'(INV7')在圖2構(gòu)成的基礎(chǔ)上，另外設(shè)置包含P通道型MOS場效晶體管P4及P5、和N通道型MOS場效晶體管N4及N5的輸出段，并且從所述輸出段引出輸出信號，而代替從晶體管Pl的汲極引出輸出信號的構(gòu)成。形成所述輸出段的晶體管P4的源極是連接于第2電源電壓VDD2的施加端。晶體管P4的閘極連接于反轉(zhuǎn)控制信號El條(bar)的施加端。晶體管P4的汲極連接于晶體管P5的源極。晶體管P5的汲極連接于晶體管N4的汲極，另一方面還連接于輸出端OUT。晶體管P5、N4的閘極均連接于晶體管P2的汲極。晶體管N4的源極連接于晶體管N5的汲極。晶體管N5的源極連接于接地端。晶體管N5的閘極連接于控制信號El的施加端。在包含所述構(gòu)成的3態(tài)反相器INV6'(INV7/)中，在控制信號El設(shè)為高電平(第2電源電壓VDD2)的情況下，當(dāng)輸入端IN輸入了高電平(第I電源電壓VDD1)的邏輯信號時，從輸出端OUT輸出低電平(接地電壓GND)的邏輯信號，相反，當(dāng)輸入端IN輸入了低電平(接地電壓GND)的邏輯信號時，從輸出端OUT輸出高電平(第2電源電壓VDD2)的邏輯信號。也就是說，反相器INV6'(INV7,)在控制信號El為高電平時，將輸入給輸入端IN的邏輯信號的邏輯反轉(zhuǎn)之后，再將其高電平電位從第I電源電壓VDDl提升為第2電源電壓VDD2而予以輸出。另一方面，在控制信號El為低電平(GND)的情況下，晶體管P4、N5均斷開，所以輸出端OUT變成高阻抗狀態(tài)。也就是說，反相器INV6'(INV7,)在控制信號El為低電平(GND)時,可以不依賴于輸入給輸入端IN的邏輯信號,而將輸出端OUT設(shè)為高阻抗狀態(tài)。因此，若使用3態(tài)反相器INV6'、INV7'，則可以省略圖2所示的通路開關(guān)SW3、SW4。接下來，一邊參照圖9一邊詳細說明從鐵電體元件讀出數(shù)據(jù)的動作的變形例。圖9是用來說明本發(fā)明的數(shù)據(jù)保持裝置的其他動作例的時序圖，從上往下依次表示了電源電壓(VDD1、VDD2)、時鐘信號CLK、數(shù)據(jù)信號D、控制信號E1、控制信號E2、F重置信號FRST、第I板線PLl的施加電壓、第2板線PL2的施加電壓、節(jié)點電壓VI、節(jié)點電壓V2、及輸出信號Q的電壓波形。在時間點RlR5期間，時鐘信號CLK為“O(GND)”，反轉(zhuǎn)時鐘信號CLKB為“I(VDDl)”。因此，第I通路開關(guān)SWl斷開，第2通路開關(guān)接通。這樣，通過預(yù)先固定時鐘信號CLK及反轉(zhuǎn)時鐘信號CLKB的邏輯，可以提高從鐵電體元件讀出數(shù)據(jù)的動作穩(wěn)定性。在時間點R1，首先將F重置信號FRST設(shè)為“I(VDD2)”，晶體管Qla、Qlb、Q2a、Q2b接通，鐵電體元件CLla、CLlb、CL2a、CL2b的各兩端之間均短路。因此，鐵電體元件CLla、CLlb、CL2a、CL2b變成未施加任何電壓的狀態(tài)，所以即便在電源接通時產(chǎn)生電壓變動的情況下，鐵電體元件CLla、CLlb、CL2a、CL2b上也不會被施加意外的電壓，從而可以避免數(shù)據(jù)變化。還有，在時間點R1，第I板線PLl和第2板線PL2均為“0(低電平GND)”。在時間點R2，F(xiàn)重置信號FRST為“O(GND)”，晶體管Qla、Qlb、Q2a、Q2b斷開，由此變成可以對鐵電體元件CLla、CLlb、CL2a、CL2b施加電壓的狀態(tài)，另一方面，第2板線PL2維持“O(GND)”，第I板線PLl為“I(VDD2)”。通過這種脈沖電壓的施加，出現(xiàn)和鐵電體元件內(nèi)的殘留分極狀態(tài)相應(yīng)的電壓信號，作為節(jié)點電壓Vl及節(jié)點電壓V2。若按照圖9例子進行具體說明，則作為節(jié)點電壓Vl的邏輯而出現(xiàn)WL，作為節(jié)點電壓V2的邏輯而出現(xiàn)WH。也就是說，在節(jié)點電壓Vl和節(jié)點電壓V2之間產(chǎn)生和鐵電體元件內(nèi)的殘留分極狀態(tài)的差相應(yīng)的電壓差。其中，在時間點R2R3期間，由于電源電壓VDD仍未接通，所以回路結(jié)構(gòu)部LOOP各部的節(jié)點電壓V3V6均為“O(GND)”，另外輸出信號Q為“O(GND)”。接著，在時間點R3，在控制信號El、E2均為“O(GND)”的狀態(tài)(也就是說，數(shù)據(jù)寫入用驅(qū)動器失效、且回路結(jié)構(gòu)部LOOP中正?；芈肥У臓顟B(tài))下，對回路結(jié)構(gòu)部LOOP接通第I電源電壓VDDl，且對非揮發(fā)性存儲部NVM接通第2電源電壓VDD2。此時，圖6中以粗線描繪的信號線變成浮動。還有，在時間點R3R4期間，控制信號E2為“O(GND)”，且多工器MUXl和多工器MUX2的第2輸入端(0)被選擇，所以節(jié)點電壓V3的邏輯變成WL，節(jié)點電壓V4的邏輯變成WH。而且，節(jié)點電壓V5的邏輯變成WH，節(jié)點電壓V6的邏輯變成WL。這樣，在時間點R3R4期間，裝置各部的節(jié)點電壓VlV6處于仍未穩(wěn)定的狀態(tài)(反相器INV3及反相器INV4中的邏輯反轉(zhuǎn)未完全進行，且其輸出邏輯未確實地變成“O(GND)”/“I(VDDl)”的狀態(tài))。接著，在時間點R4，控制信號E2為“I(VDDl)”，多工器MUXl和多工器MUX2的第I輸入端(I)被選擇，所以回路結(jié)構(gòu)部LOOP中形成正?；芈贰０殡S著這種信號路徑的切換，反相器INV4的輸出端(邏輯WH)和反相器INV3的輸入端(邏輯WH)連接，反相器INV3的輸出端(邏輯WL)和反相器INV4的輸入端(邏輯WL)連接。因此，各節(jié)點的信號邏輯(WH/WL)不會產(chǎn)生不匹配，之后，在回路結(jié)構(gòu)部LOOP形成正?；芈菲陂g，反相器INV3接受邏輯WL的輸入，將其輸出邏輯提升為“I(VDDl)”，反相器INV4接受邏輯WH的輸入，將其輸出邏輯下降為“O(GND)”。這樣一來，反相器INV3的輸出邏輯從不穩(wěn)定的邏輯WL確定為“O(GND)”，反相器INV4的輸出邏輯從不穩(wěn)定的邏輯WH確定為“I(VDDl)”。這樣，在時間點R4，伴隨著回路結(jié)構(gòu)部LOOP變成正常回路，從鐵電體元件讀出的信號(節(jié)點電壓Vl和節(jié)點電壓V2的電位差)被回路結(jié)構(gòu)部LOOP放大，作為輸出信號Q而恢復(fù)電源斷開前的保持數(shù)據(jù)(圖9例中的“I(VDDl)”)。然后，在時間點R5，F(xiàn)重置信號FRST再次為“I(VDD2)”，晶體管Qla、Qlb、Q2a、Q2b接通，鐵電體元件CLla、CLlb、CL2a、CL2b的各兩端之間均短路，所以這些鐵電體元件CLla、CLlb、CL2a、CL2b變成未施加任何電壓狀態(tài)。此時，第I板線PLl和第2板線PL2均為“O(GND)”。因此，數(shù)據(jù)保持裝置恢復(fù)成和時間點Wl以前相同的狀態(tài)、即正常的動作狀態(tài)。如上所述，圖9的數(shù)據(jù)讀出動作和圖3的數(shù)據(jù)讀出動作不同，從第I電源電壓VDDl和第2電源電壓VDD2接通之前，便會開始和鐵電體元件內(nèi)的殘留分極狀態(tài)對應(yīng)的電壓信號(節(jié)點電壓VI、V2)的引出動作。通過這種構(gòu)成，減少第I電源電壓VDDl和第2電源電壓VDD2均接通后的動作步驟數(shù)(在圖3的動作例中需要3個步驟(時間點R3、R4、R5)，相對地在圖9的動作例中只需要2個步驟(時間點R4、R5))，從而可以縮短直到恢復(fù)成正常動作為止所需要的時間?！磋F電體元件〉接下來，詳細說明本實施方式的數(shù)據(jù)保持裝置使用的鐵電體元件的特性。圖10是用來說明鐵電體元件的特性的圖。還有，在圖10的上段，試一下描繪了對鐵電體元件Cs施加電壓Vs的情況。而且，在圖10的下段左側(cè)表示了鐵電體元件Cs的遲滯特性，而在下段右側(cè)則表示了鐵電體元件Cs的電容特性。如圖10所示，鐵電體元件Cs的電容特性會根據(jù)在其兩端之間施加電壓Vs時的殘留分極狀態(tài)而發(fā)生變化。具體來說，在對鐵電體元件Cs的兩端之間施加正極性電壓Vs，而將鐵電體元件Cs設(shè)為非反轉(zhuǎn)狀態(tài)(S=O)的情況下，其電容值變小。相反，在對鐵電體元件Cs的兩端之間施加負極性電壓Vs而將鐵電體元件Cs設(shè)為反轉(zhuǎn)狀態(tài)(S=I)的情況下，其電容值變大。因此，在讀出存儲于鐵電體元件Cs的數(shù)據(jù)時，需要將所述電容值的差異轉(zhuǎn)換成電壓值。因此，本實施方式數(shù)據(jù)保持裝置在從非揮發(fā)性存儲部NVM讀出數(shù)據(jù)時，是使用非反轉(zhuǎn)狀態(tài)(S=O)的鐵電體元件、和反轉(zhuǎn)狀態(tài)(S=I)的鐵電體元件的電容f禹合。圖11是用來說明使用鐵電體元件間的電容耦合的數(shù)據(jù)讀出方式的圖。還有，圖11的上段表示了鐵電體元件CLla(鐵電體元件CL2a)在反轉(zhuǎn)狀態(tài)(S=I),且鐵電體元件CLlb(鐵電體元件CL2b)為非反轉(zhuǎn)狀態(tài)(S=O)時的電容特性,相反地，圖11的下段表示了鐵電體元件CLla(鐵電體元件CL2a)為非反轉(zhuǎn)狀態(tài)(S=O),且鐵電體元件CLlb(鐵電體元件CL2b)為反轉(zhuǎn)狀態(tài)(S=I)時的電容特性。如上所述，對鐵電體元件寫入數(shù)據(jù)時，鐵電體元件CLla和CLlb之間、以及鐵電體元件CL2a和CL2b之間，彼此的殘留分極狀態(tài)相反，所以其電容特性就變成一方的電容值越大則另一方的電容值越小的關(guān)系。因此，將殘留分極狀態(tài)彼此相反的2個鐵電體元件CLla和CLlb、以及鐵電體元件CL2a和CLK2b串聯(lián)連接，對其一端施加脈沖電壓時，檢測兩元件間的連接節(jié)點出現(xiàn)的節(jié)點電壓V1、V2(由電容值的比決定的電壓值，圖11中表述為讀出電壓Vout)，這樣的構(gòu)成能夠?qū)⒆x出電壓Vout的振幅值確保在I[V]左右，從而可以大幅改善讀出裕量。而且，本實施方式的數(shù)據(jù)保持裝置通過將和鐵電體元件CLla、CLlb的電容比相應(yīng)的節(jié)點電壓VI、及和鐵電體元件CL2a、CL2b的電容比相應(yīng)的節(jié)點電壓Vb進行對比，而對從非揮發(fā)性存儲部NVM讀出的數(shù)據(jù)進行0/1判定，所以反相器的閾值沒有必要嚴格設(shè)定。〈第2、第3變形例〉這樣，在本實施方式的數(shù)據(jù)保持裝置中，是采用了利用鐵電體元件間的電容耦合的數(shù)據(jù)讀出方式，但本發(fā)明的構(gòu)成并不限定于此，如圖12(第2變形例)所示，可以構(gòu)成為通過使用鐵電體元件CLla、CL2a、和構(gòu)成反相器INV3、INV4的晶體管的閘極電容的電容耦合，而從非揮發(fā)性存儲部NVM讀出數(shù)據(jù)(換句話說是從圖I的構(gòu)成中去除鐵電體元件CLlb、CL2b和晶體管Qlb、C2b后的構(gòu)成)，或者如圖13(第3變形例)所示，還可以構(gòu)成為通過使用鐵電體元件CLla、CLlb、和其他電容元件C1、C2的電容耦合，而從非揮發(fā)性存儲部NVM讀出數(shù)據(jù)?！磳觸發(fā)器的應(yīng)用例>圖14是表示對具有設(shè)置/重置功能的D觸發(fā)器(暫存器)的應(yīng)用例的電路圖。如圖14所示，在構(gòu)成D觸發(fā)器的情況下，鎖存電路是串聯(lián)連接為2段組(主動(master)和從動(slave))，沒有必要將主動和從動都變成非揮發(fā)化，只要對從動側(cè)的鎖存電路應(yīng)用本發(fā)明便可。而且，它的正常動作、對鐵電體元件寫入數(shù)據(jù)的動作、及從鐵電體元件讀出數(shù)據(jù)的動作除了連接著主動側(cè)的鎖存電路這一點以外都和所述說明相同，而各自動作時的信號路徑也如圖15圖17所示，沒有必要格外地進行重復(fù)說明。其中，圖14所示的D觸發(fā)器中，為了實現(xiàn)設(shè)置/重置功能，作為形成回路結(jié)構(gòu)部的邏輯閘極并非使用反相器，而是使用與非運算器NANDlNAND4。還有，如果輸入給與非運算器NANDl、NAND3的裝置信號SN為“O(GND)”，那么輸出信號Q強制性地變成“I(VDDl)”，若輸入給與非運算器NAND2、NAND4的重置信號RN為“O(GND)”，那么輸出信號Q強制性地變成“O(GND)”。因此，在數(shù)據(jù)的寫入動作時或數(shù)據(jù)的讀出動作時，需要將裝置信號SN及重置信號RN設(shè)為“I(VDDl)”。〈第4變形例>接下來，一邊參照圖18，一邊詳細說明本發(fā)明的數(shù)據(jù)保持裝置的第4變形例。圖18是表示本發(fā)明的數(shù)據(jù)保持裝置的第4變形例的電路圖。圖14所示的數(shù)據(jù)保持裝置是包括反相器INVlINV7、通路開關(guān)SWlSW4、多工器MUXlMUX4、解多工器DeMUXl、DeMUX2、N通道型場效晶體管QllaQlma、QllbQlmb、Q21aQ2ma、Q21bQ2mb、鐵電體元件(鐵電體電容器)CLlIaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb而成的鎖存電路。反相器INVl的輸入端連接于數(shù)據(jù)信號(D)的施加端。反相器INVl的輸出端連接于反相器INV2的輸入端。反相器INV2的輸出端透過通路開關(guān)SWl而連接于多工器MUXl的第I輸入端⑴。多工器MUXl的輸出端連接于反相器INV3的輸入端。反相器INV3的輸出端連接于反相器INV5的輸入端。反相器INV5的輸出端連接于輸出信號(Q)的取出端。多工器MUX2的第I輸入端⑴連接于反相器INV3的輸出端。多工器MUX2的輸出端連接于反相器INV4的輸入端。反相器INV4的輸出端透過通路開關(guān)SW2而連接于多工器MUXl的第I輸入端⑴。這樣，本實施方式的數(shù)據(jù)保持裝置具有回路結(jié)構(gòu)部LOOP，S卩，使用回路狀連接的2個邏輯閘極(圖18中的反相器INV3、INV4)來保持輸入的數(shù)據(jù)信號D。還有，回路結(jié)構(gòu)部LOOP是受到第I電源電壓VDDl(例如0.6[V])的供給而被驅(qū)動。反相器INV6的輸入端連接于多工器MUXl的第I輸入端(I)。反相器INV6的輸出端透過通路開關(guān)SW3而連接于解多工器DeMUXl的輸入端。解多工器DeMUXl的第I輸出端第m輸出端分別連接于多工器MUX4的第I輸入端第m輸入端。多工器MUX4的輸出端連接于多工器MUX2的第2輸入端(0)。反相器INV7的輸入端連接于多工器MUX2的第I輸入端(I)。反相器INV7的輸出端透過通路開關(guān)SW4而連接于解多工器DeMUX2的輸入端。解多工器DeMUX2的第I輸出端第m輸出端分別連接于多工器MUX3的第I輸入端第m輸入端。多工器MUX3的輸出端連接于多工器MUXl的第2輸入端(O)。鐵電體元件CLllaCLlma的正極端分別連接于板線PLllPLlm。鐵電體元件CLllaCLlma的負極端分別連接于解多工器DeMUXl的第I輸出端第m輸出端。鐵電體元件CLllaIma的兩端之間分別連接著晶體管QllaQlma。晶體管QllaQlma的閘極分別連接于F重置信號FRSTlFRSTm的施加端。鐵電體元件CLllbCLlmb的正極端分別連接于解多工器DeMUXl的第I輸出端第m輸出端。鐵電體元件CLllbCLlmb的負極端分別連接于板線PL21PL2m。鐵電體元件CLllbCLlmb的兩端之間分別連接著晶體管QllbQlmb。晶體管QllbQlmb的閘極分別連接于F重置信號FRSTlFRSTm的施加端。鐵電體元件CL21aCL2ma的正極端分別連接于板線PLllPLlm。鐵電體元件CL21aCL2ma的負極端分別連接于解多工器DeMUX2的第I輸出端第m輸出端。鐵電體元件CL21aCL2ma的兩端之間分別連接著晶體管Q21aQ2ma。晶體管Q21aQ2ma的閘極分別連接于F重置信號FRSTlFRSTm的施加端。鐵電體元件CL21bCL2mb的正極端分別連接于解多工器DeMUX2的第I輸出端第m輸出端。鐵電體元件CL21bCL2mb的負極端分別連接于板線PL21PL2m。鐵電體元件CL21bCL2mb的兩端之間分別連接著晶體管Q21bQ2mb。晶體管Q21bQ2mb的閘極分別連接于F重置信號FRSTlFRSTm的施加端。如上所述，本實施方式的數(shù)據(jù)保持裝置具有非揮發(fā)性存儲部NVM，S卩，使用鐵電體元件(CLllaCLlma,CLlIbCLlmb、CL2IaCL2ma、CL21bCL2mb)的遲滯特性，將保持于回路結(jié)構(gòu)部LOOP的數(shù)據(jù)D非揮發(fā)地存儲。還有，非揮發(fā)性存儲部NVM是受到高于第I電源電壓VDDl的第2電源電壓VDD2(例如I.2[V])的供給而被驅(qū)動。而且，在所述構(gòu)成要素中，通路開關(guān)SWl根據(jù)時鐘信號CLK而接通/斷開，通路開關(guān)SW2是根據(jù)反轉(zhuǎn)時鐘信號CLKB(時鐘信號CLK的邏輯反轉(zhuǎn)信號)而接通/斷開。也就是說，通路開關(guān)SWl和通路開關(guān)SW2是彼此互斥(互補)地接通/斷開。另一方面，通路開關(guān)SW3、SW4均根據(jù)控制信號El而接通/斷開。而且，多工器MUXl、MUX2均根據(jù)控制信號E2來切換其信號路徑。而且，多工器MUX3、MUX4、和解多工器DeMUXUDeMUX2均根據(jù)控制信號SELlSELm來切換其信號路徑。也就是說，在本實施方式的數(shù)據(jù)保持裝置中，多工器MUXlMUX4、解多工器DeMUXl、DeMUX2、反相器INV6、INV7、以及通路開關(guān)SW3、SW4是作為將回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM電氣分離的電路分離部SEP發(fā)揮功能。還有，在形成電路分離部SEP的電路要素中，回路結(jié)構(gòu)部LOOP所含的多工器MUXlMUX4是受到第I電源電壓VDDl的供給而被驅(qū)動，非揮發(fā)性存儲部NVM所含的解多工器DeMUXl、DeMUX2、和通路開關(guān)SW3、SW4是受到第2電源電壓VDD2的供給而被驅(qū)動。而且，反相器INV6、INV7是受到第I電源電壓VDDl和第2電源電壓VDD2的雙方供給而被驅(qū)動，其作為對在回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM之間交換的數(shù)據(jù)D的電22壓電平進行轉(zhuǎn)換的電平位移器發(fā)揮功能。還有，對于反相器INV6、INV7的電路構(gòu)成已經(jīng)進行了說明，所以省略重復(fù)的說明。而且，如之前的圖7所示，可以使用3態(tài)反相器INV6'、ImT來代替反相器INV6和通路開關(guān)SW3、及反相器INV7和通路開關(guān)SW4。這樣，包含所述構(gòu)成的數(shù)據(jù)保持裝置為了將數(shù)據(jù)D以m比特(m彡2)存儲而將圖I的構(gòu)成進一步擴展，且構(gòu)成為包含能夠根據(jù)控制信號SELlSELm進行選擇的第I存儲區(qū)域第m存儲區(qū)域。還有，如果按照圖18的例子進行說明，那么第X存儲區(qū)域(I<X<m)是由鐵電體元件CLlxa、CLlxb、CL2xa、CL2xb、和晶體管Qlxa、Qlxb、Q2xa、Q2xb形成。但是，本發(fā)明的構(gòu)成并不限定于此，也可以進行和之前的圖12、圖13相同的變形。接下來，詳細說明包含所述構(gòu)成的數(shù)據(jù)保持裝置的動作。還有，在以下的說明中，對各部的節(jié)點電壓附加符號，即，將解多工器DeMUXl的第I輸出端第m輸出端(多工器MUX4的第I輸入端第m輸入端)分別出現(xiàn)的電壓設(shè)為VllVlm，將解多工器DeMUX2的第I輸出端第m輸出端(多工器MUX3的第I輸入端第m輸入端)分別出現(xiàn)的電壓設(shè)為V21V2m，將反相器INV4的輸入端出現(xiàn)的電壓設(shè)為V3，將反相器INV4的輸出端出現(xiàn)的電壓設(shè)為V4，將反相器INV3的輸入端出現(xiàn)的電壓設(shè)為V5，將反相器INV3的輸出端出現(xiàn)的電壓設(shè)為V6。圖19是用來說明本發(fā)明的數(shù)據(jù)保持裝置的一動作例(向第I存儲區(qū)域?qū)懭霐?shù)據(jù)D、從第m存儲區(qū)域讀出數(shù)據(jù)D的動作)的時序圖，從上往下依次表示了電源電壓(VDD1、VDD2)、時鐘信號CLK、數(shù)據(jù)信號D、控制信號E1、控制信號E2、控制信號SELl、F重置信號FRST1、板線PLll的施加電壓、板線PL21的施加電壓、節(jié)點電壓VII、節(jié)點電壓V21、控制信號SELm、F重置信號FRSTm、板線PLlm的施加電壓、板線PL2m的施加電壓、節(jié)點電壓Vlm、節(jié)點電壓V2m、及輸出信號Q的電壓波形。還有，和未被選作數(shù)據(jù)D的寫入目標或讀出源的第y存儲區(qū)域(l<y<m)相關(guān)的控制信號SELy、F重置信號FRSTy、板線PLly的施加電壓、板線PL2y的施加電壓、節(jié)點電壓Vly、節(jié)點電壓V2y，在數(shù)據(jù)D的寫入動作中是和未被選作數(shù)據(jù)D的寫入目標的第m存儲區(qū)域相同，在數(shù)據(jù)D的讀出動作中是和未被選作數(shù)據(jù)D的讀出源的第I存儲區(qū)域相同，所以適當(dāng)省略其描繪及說明。首先，說明數(shù)據(jù)保持裝置的正常動作。直到時間點Wl為止，F(xiàn)重置信號FRSTlFRSTm均為“I(高電平VDD2)”，晶體管QllaQlma、QllbQlmb、Q21aQ2ma、Q21bQ2mb均接通，且鐵電體兀件CLllaCLlma,CLllbCLlmb、CL21aCL2ma、CL21bCL2mb的各兩端之間均短路，所以這些鐵電體元件CLllaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb變成未施加任何電壓的狀態(tài)。還有，板線PLllPLlm和板線PL21PL2m均為“0(低電平:GND)”。而且，直到時間點Wl為止，控制信號El為“O(GND)”,通路開關(guān)SW3和通路開關(guān)SM斷開，所以數(shù)據(jù)寫入用驅(qū)動器(圖18例中的反相器INV6、INV7)均失效。而且，直到時間點Wl為止，控制信號E2為“I(VDDl)”，多工器MUXl和多工器MUX2的第I輸入端(I)被選擇，所以回路結(jié)構(gòu)部LOOP中形成正常回路。因此，在時鐘信號CLK的高電平期間，通路開關(guān)SWl接通，通路開關(guān)SW2斷開，所以數(shù)據(jù)信號D作為輸出信號Q而直接通過。另一方面，在時鐘信號CLK的低電平期間，通路開關(guān)SWl斷開，通路開關(guān)SW2接通，所以在時鐘信號CLK的下降邊緣，數(shù)據(jù)信號D鎖定。接下來，說明向第I存儲區(qū)域?qū)懭霐?shù)據(jù)的動作。在時間點WlW3期間，時鐘信號CLK為“O(GND)”，反轉(zhuǎn)時鐘信號CLKB為“I(VDDl)”。因此，第I通路開關(guān)SWl斷開，第2通路開關(guān)接通。這樣，通過預(yù)先固定時鐘信號CLK及反轉(zhuǎn)時鐘信號CLKB的邏輯，而可提高對鐵電體元件寫入數(shù)據(jù)的動作穩(wěn)定性。而且，在時間點WlW3期間，為了選擇第I存儲區(qū)域作為數(shù)據(jù)D的寫入目標，控制信號SELl為“I(VDD2)”，其他控制信號SEL2SELm為“O(GND)”。由此，解多工器DeMUXUDeMUX2變成選擇將其輸入端和第I輸出端連結(jié)的信號路徑的狀態(tài)，多工器MUX3、MUX4變成選擇將其輸出端和第I輸入端連結(jié)的信號路徑的狀態(tài)。而且，在時間點WlW3期間，F(xiàn)重置信號FRSTl為“O(GND)”，晶體管Qlla、Qllb、Q21a、Q21b斷開，變成能對鐵電體元件CLlla、CLllb、CL21a、CL21b施加電壓的狀態(tài)。另一方面，F(xiàn)重置信號FRST2FRSTm繼續(xù)維持“I(VDD2)”,所以能夠避免第2存儲區(qū)域第m存儲區(qū)域中的數(shù)據(jù)變化。而且，在時間點WlW3期間，控制信號El為“I(VDD2)”，通路開關(guān)SW3和通路開關(guān)SW4接通。因此，數(shù)據(jù)寫入用驅(qū)動器(圖18例中的反相器INV6、INV7)均有效。還有，在時間點WlW3期間，與到此之前同樣地，控制信號E2為“I(VDDl)”，且多工器MUXl和多工器MUX2的第I輸入端(I)被選擇，所以回路結(jié)構(gòu)部LOOP中形成正常回路。而且，在時間點WlW2期間，板線PL1UPL21為“O(GND)”，在時間點W2W3期間，板線PL11、PL21為“1(VDD2)”。也就是說，對于板線PL11、PL21施加相同脈沖電壓。通過這種脈沖電壓的施加，將鐵電體元件內(nèi)部的殘留分極狀態(tài)設(shè)定為反轉(zhuǎn)狀態(tài)/非反轉(zhuǎn)狀態(tài)中的任一種。如果對圖19的例子進行具體說明，則在時間點W1，輸出信號Q為“I(VDDl)”，所以節(jié)點電壓Vll變成“O(GND)”，節(jié)點電壓V21變成“I(VDDl)”。因此，在時間點WlW2期間，板線PL11、PL21均為“0(6冊)”的期間內(nèi)，鐵電體元件(^11&、CLllb的兩端之間變成未施加電壓的狀態(tài)，鐵電體元件CL21a的兩端之間變成施加了負極性電壓的狀態(tài)，鐵電體元件CL21b的兩端之間變成施加了正極性電壓的狀態(tài)。另一方面，在時間點W2W3期間，板線PLlUPL21均為“I(VDD2)”的期間內(nèi)，鐵電體元件CL21a、CL21b的兩端之間變成未施加電壓的狀態(tài)，鐵電體元件CLlIa的兩端之間變成施加了正極性電壓的狀態(tài)，鐵電體元件CLlIb的兩端之間變成施加了負極性電壓的狀態(tài)。這樣，通過對板線PL11、PL21施加脈沖電壓，而將鐵電體元件內(nèi)部的殘留分極狀態(tài)設(shè)定為反轉(zhuǎn)狀態(tài)/非反轉(zhuǎn)狀態(tài)中的任一種。還有，在鐵電體元件CLlla和CLllb之間、以及鐵電體元件CL21a和CL21b之間，彼此的殘留分極狀態(tài)相反。而且，在鐵電體元件CLlla和CL21a之間、以及鐵電體元件CLllb和CL21b之間，彼此的殘留分極狀態(tài)也相反。還有，在時間點WlW3期間，板線PL12PLlm、PL22PL2m均維持著“O(GND)”。在時間點W3,F重置信號FRSTl再次為“I(VDD2)”，晶體管Qlla、Qllb、Q21a、Q21b接通，鐵電體元件CLlla、CLllb,CL21a、CL21b的各兩端之間均短路，所以這些鐵電體元件CLlla、CLllb、CL21a、CL21b變成未施加任何電壓的狀態(tài)。此時，板線PLlI、PL21均為“O(GND)”。而且，控制信號SELl也是“O(GND)”。而且，在時間點W3，控制信號El再次為“O(GND)”，通路開關(guān)SW3和通路開關(guān)SM斷開，所以數(shù)據(jù)寫入用驅(qū)動器(圖18例中的反相器INV6、INV7)均失效。還有，雖然控制信號E2不重要，但是在圖19的例子中設(shè)為“O(GND)”。而且，在時間點W3，F(xiàn)重置信號FRST2FRSTm均維持為“I(VDD2)”，控制信號SEL2SELm、板線PL12PLlm、PL22PL2m均維持為“O(GND)”。而且，在時間點W4，斷開對回路結(jié)構(gòu)部LOOP供給第I電源電壓VDDl和對非揮發(fā)性存儲部NVM供給第2電源電壓VDD2的動作。此時，F(xiàn)重置信號FRSTlFRSTm均從第I電源電壓VDDl和第2電源電壓VDD2斷開前開始維持為“I(VDD2)”,晶體管QllaQlma、QllbQlmb、Q21aQ2ma、Q21bQ2mb接通，鐵電體元件CLllaCLlmaXLllbCLlmb、CL21aCL2ma、CL21bCL2mb的各兩端之間均短路。因此,鐵電體元件CLllaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb變成未施加任何電壓的狀態(tài)，所以即便在電源斷開時產(chǎn)生電壓變動的情況下，鐵電體元件CLllaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb上也不會被施加意外的電壓,從而可以避免數(shù)據(jù)變化。接下來，說明從第m存儲區(qū)域讀出數(shù)據(jù)的動作。在時間點RlR5期間，時鐘信號CLK為“O(GND)”，反轉(zhuǎn)時鐘信號CLKB為“I(VDDl)”。因此，第I通路開關(guān)SWl斷開，第2通路開關(guān)接通。這樣，通過預(yù)先固定時鐘信號CLK及反轉(zhuǎn)時鐘信號CLKB的邏輯，而可提高從鐵電體元件讀出數(shù)據(jù)的動作穩(wěn)定性。在時間點Rl，首先將所有的F重置信號FRSTlFRSTm設(shè)為“I(VDD2)”，晶體管QllaQlma、QllbQlmb、Q21aQ2ma、Q21bQ2mb接通，鐵電體元件CLllaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb的各兩端之間均短路。因此,鐵電體元件CLllaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb變成未施加任何電壓的狀態(tài)，所以即便在電源接通時產(chǎn)生電壓變動的情況下，鐵電體元件CLlIaCLlma、CLlIbCLlmb>CL21aCL2ma、CL21bCL2mb上也不會被施加意外的電壓,從而可以避免數(shù)據(jù)變化。還有，在時間點R1，板線PLllPLlm和板線PL21PL2m均為“O(低電平GND)”。在時間點R2，在控制信號E1、E2均為“O(GND)”的狀態(tài)(也就是說，數(shù)據(jù)寫入用驅(qū)動器失效、且回路結(jié)構(gòu)部LOOP中正?；芈肥У臓顟B(tài))下，對回路結(jié)構(gòu)部LOOP接通第I電源電壓VDDl，且對非揮發(fā)性存儲部NVM接通第2電源電壓VDD2。接著，在時間點R3，為了選擇第m存儲區(qū)域作為數(shù)據(jù)D的讀出源，將控制信號SELm設(shè)為“I(VDD2)”，將其他控制信號SELlSEL(m_l)設(shè)為“O(GND)”。由此，解多工器DeMUXl、DeMUX2變成選擇將其輸入端和第m輸出端連結(jié)的信號路徑的狀態(tài)，多工器MUX3、MUX4變成選擇將其輸出端和第m輸入端連結(jié)的信號路徑的狀態(tài)。而且，在時間點R3，變成F重置信號FRSTm為“O(GND)”，晶體管Qlma、Qlmb、Q2ma、Q2mb斷開,而能對鐵電體元件CLlma、CLlmb、CL2ma、CL2mb施加電壓的狀態(tài),另一方面,板線PL2m維持為“O(GND)”，板線PLlm為“I(VDD2)”。通過這種脈沖電壓的施加，出現(xiàn)和鐵電體元件內(nèi)的殘留分極狀態(tài)相應(yīng)的電壓信號，作為節(jié)點電壓Vlm及節(jié)點電壓V2m。如果對圖19的例子(第m存儲區(qū)域中存儲著邏輯“I”的數(shù)據(jù)D的情況)進行具體說明，則作為節(jié)點電壓Vlm的邏輯而出現(xiàn)WL，作為節(jié)點電壓V2m的邏輯而出現(xiàn)WH。也就是說，在節(jié)點電壓Vlm和節(jié)點電壓V2m之間產(chǎn)生和鐵電體元件內(nèi)的殘留分極狀態(tài)的差相應(yīng)的電壓差。此時，在時間點R3R4期間，控制信號E2為“O(GND)”，且多工器MUXl和多工器MUX2的第2輸入端(O)被選擇，所以節(jié)點電壓V3的邏輯變成WL，節(jié)點電壓V4的邏輯變成WH。而且，節(jié)點電壓V5的邏輯變成WH，節(jié)點電壓V6的邏輯變成WL。這樣，在時間點R3R4期間，裝置各部的節(jié)點電壓Vlm、V2m、V3V6處于仍未穩(wěn)定的狀態(tài)(反相器INV3及反相器INV4中的邏輯反轉(zhuǎn)未完全進行，其輸出邏輯未確實地變成“O(GND)V“I(VDDl)”的狀態(tài))。還有，在時間點R3，F(xiàn)重置信號FRSTlFRST(m_l)均維持為“I(VDD2)”，控制信號SELlSEL(m-Ι)、板線PLllPLl(m_l)、PL21PL2(m_l)均維持為“O(GND)”。接著，在時間點R4，控制信號E2為“I(VDDl)”，且多工器MUXl和多工器MUX2的第I輸入端(I)被選擇，所以回路結(jié)構(gòu)部LOOP中形成正常回路。伴隨著這種信號路徑的切換，反相器INV4的輸出端(邏輯WH)和反相器INV3的輸入端(邏輯WH)連接，反相器INV3的輸出端(邏輯WL)和反相器INV4的輸入端(邏輯WL)連接。因此，各節(jié)點的信號邏輯(WH/WL)不會產(chǎn)生不匹配，之后，在回路結(jié)構(gòu)部LOOP中形成正?；芈返钠陂g，反相器INV3接受邏輯WL的輸入而將其輸出邏輯提升為“I(VDDl)”，反相器INV4接受邏輯WH的輸入而將其輸出邏輯下降為“O(GND)”。這樣一來，反相器INV3的輸出邏輯從不穩(wěn)定的邏輯WL確定為“O(GND)”，反相器INV4的輸出邏輯從不穩(wěn)定的邏輯WH確定為“I(VDDl)”。這樣，在時間點R4，伴隨著回路結(jié)構(gòu)部LOOP變成正?；芈?，從鐵電體元件讀出的信號(節(jié)點電壓Vlm和節(jié)點電壓V2m的電位差)被回路結(jié)構(gòu)部LOOP放大，作為輸出信號Q而恢復(fù)第3存儲區(qū)域的保持數(shù)據(jù)(圖19例中的“I(VDDl)”)。然后，在時間點R5，F(xiàn)重置信號FRSTm再次為“I(VDD2)”，晶體管Qlma、Qlmb、Q2ma、Q2mb接通，鐵電體元件CLlma、CLlmb、CL2ma、CL2mb的各兩端之間均短路，所以這些鐵電體元件CLlma、CLlmb、CL2ma、CL2mb變成未施加任何電壓的狀態(tài)。此時，板線PLlm和板線PL2m均為“0(GND)”。因此，數(shù)據(jù)保持裝置恢復(fù)成和時間點Wl以前相同的狀態(tài)、即正常的動作狀態(tài)。如上所述，在第4變形例的數(shù)據(jù)保持裝置中，構(gòu)成為使用鐵電體元件的遲滯特性將保持在回路結(jié)構(gòu)部LOOP的數(shù)據(jù)D非揮發(fā)地存儲的非揮發(fā)性存儲部NVM，包含使用了鐵電體元件的m個存儲區(qū)域，根據(jù)既定的控制信號SELlSELm，選擇作為數(shù)據(jù)D的寫入目標或讀出源的存儲區(qū)域進行使用。通過這種構(gòu)成，可以實現(xiàn)能夠任意切換數(shù)個數(shù)據(jù)D進行使用的數(shù)據(jù)保持裝置。還有，在數(shù)據(jù)保持裝置的正常動作時，鐵電體元件是從信號線分離，所以不會由于鐵電體元件的增加引起數(shù)據(jù)保持裝置的性能劣化(速度劣化或耗電增加等)。接下來，一邊參照圖20，一邊詳細說明從第m存儲區(qū)域讀出數(shù)據(jù)的動作的變形例。圖20是用來說明本發(fā)明的數(shù)據(jù)保持裝置的其他動作例的時序圖，從上往下依次表示了電源電壓(VDDI、VDD2)、時鐘信號CLK、數(shù)據(jù)信號D、控制信號EI、控制信號E2、控制信號SELl、F重置信號FRST1、板線PLll的施加電壓、板線PL21的施加電壓、節(jié)點電壓VII、節(jié)點電壓V21、控制信號SELm、F重置信號FRSTm、板線PLlm的施加電壓、板線PL2m的施加電壓、節(jié)點電壓Vlm、節(jié)點電壓V2m、及輸出信號Q的電壓波形。還有，和未被選作數(shù)據(jù)D的寫入目標或讀出源的第y存儲區(qū)域(I<y<m)相關(guān)的控制信號SELy、F重置信號FRSTy、板線PLly的施加電壓、板線PL2y的施加電壓、節(jié)點電壓Vly、節(jié)點電壓V2y在數(shù)據(jù)D的寫入動作中，和未被選作數(shù)據(jù)D的寫入目標的第m存儲區(qū)域相同，在數(shù)據(jù)D的讀出動作中，和未被選作數(shù)據(jù)D的讀出源的第I存儲區(qū)域相同，所以適當(dāng)省略其描繪及說明。在時間點RlR5期間，時鐘信號CLK為“O(GND)”，反轉(zhuǎn)時鐘信號CLKB為“I(VDDl)”。因此，第I通路開關(guān)SWl斷開，第2通路開關(guān)接通。這樣，通過預(yù)先固定時鐘信號CLK及反轉(zhuǎn)時鐘信號CLKB的邏輯，而可提高從鐵電體元件讀出數(shù)據(jù)的動作穩(wěn)定性。在時間點Rl，首先將F重置信號FRSTlFRSTm設(shè)為“I(VDD2)”，晶體管QllaQlma,QllbQlmb、Q21aQ2ma、Q21bQ2mb接通，鐵電體元件CLllaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb的各兩端之間均短路。因此,鐵電體元件CLllaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb變成未施加任何電壓的狀態(tài)，所以即便在電源接通時產(chǎn)生電壓變動的情況下，鐵電體元件CLllaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb上也不會被施加意外的電壓，從而可以避免數(shù)據(jù)變化。還有，在時間點R1，板線PLllPLlm和板線PL21PL2m均為“O(低電平GND)”。在時間點R2，變成F重置信號FRSTm為“O(GND)”,晶體管Qlma、Qlmb、Q2ma、Q2mb斷開，而能對鐵電體元件CLlma、CLlmb、CL2ma、CL2mb施加電壓的狀態(tài)，另一方面，板線PL2m維持為“O(GND)”，板線PLlm為“I(VDD2)”。通過這種脈沖電壓的施加，出現(xiàn)和鐵電體元件內(nèi)的殘留分極狀態(tài)對應(yīng)的電壓信號，作為節(jié)點電壓Vlm及節(jié)點電壓V2m。如果對圖20的例子(第3存儲區(qū)域中存儲著邏輯“I”的數(shù)據(jù)D的情況)進行具體說明，則作為節(jié)點電壓Vlm的邏輯而出現(xiàn)WL，作為節(jié)點電壓V2m的邏輯而出現(xiàn)WH。也就是說，節(jié)點電壓Vlm和節(jié)點電壓V2m之間產(chǎn)生和鐵電體元件內(nèi)的殘留分極狀態(tài)的差相應(yīng)的電壓差。然而，在時間點R2R3期間，由于第I電源電壓VDDl仍未接通，所以回路結(jié)構(gòu)部LOOP各部的節(jié)點電壓V3V6均變成“O(GND)”，輸出信號Q也變成“O”(GND)。接著，在時間點R3，為了選擇第m存儲區(qū)域作為數(shù)據(jù)D的讀出源，將控制信號SELm設(shè)為“I(VDD2)”，將其他控制信號SELlSEL(m_l)設(shè)為“O(GND)”。由此，解多工器DeMUXl、DeMUX2變成選擇將其輸入端和第m輸出端連結(jié)的信號路徑的狀態(tài)，多工器MUX3、MUX4變成選擇將其輸出端和第m輸入端連結(jié)的信號路徑的狀態(tài)。而且，在時間點R3，在控制信號El、E2均為“O(GND)”的狀態(tài)(也就是說，數(shù)據(jù)寫入用驅(qū)動器失效、且回路結(jié)構(gòu)部LOOP中正常回路失效的狀態(tài))下，對回路結(jié)構(gòu)部LOOP接通第I電源電壓VDDl，且對非揮發(fā)性存儲部NVM接通第2電源電壓VDD2。還有，在時間點R3R4期間，控制信號E2為“O(GND)”，且多工器MUXl和多工器MUX2的第2輸入端(0)被選擇，所以節(jié)點電壓V3的邏輯變成WL，節(jié)點電壓V4的邏輯變成WH。而且，節(jié)點電壓V5的邏輯變成WH，節(jié)點電壓V6的邏輯變成WL。這樣，在時間點R3R4期間，裝置各部的節(jié)點電壓VlV6處于仍未穩(wěn)定的狀態(tài)(反相器INV3及反相器INV4中的邏輯反轉(zhuǎn)未完全進行，其輸出邏輯未確實地變成“O(GND)”/“I(VDDl)”的狀態(tài))。接著，在時間點R4，控制信號E2為“I(VDDl)”，且多工器MUXl和多工器MUX2的第I輸入端(I)被選擇，所以回路結(jié)構(gòu)部LOOP中形成正?；芈?。伴隨著這種信號路徑的切換，反相器INV4的輸出端(邏輯WH)和反相器INV3的輸入端(邏輯WH)連接，反相器INV3的輸出端(邏輯WL)和反相器INV4的輸入端(邏輯WL)連接。因此，各節(jié)點的信號邏輯(WH/WL)不會產(chǎn)生不匹配，之后，在回路結(jié)構(gòu)部LOOP中形成正?；芈返钠陂g，反相器INV3接受邏輯WL的輸入而將其輸出邏輯提升為“I(VDDl)”，反相器INV4接受邏輯WH的輸入而將其輸出邏輯下降為“O(GND)”。這樣一來，反相器INV3的輸出邏輯從不穩(wěn)定的邏輯WL確定為“O(GND)”，反相器INV4的輸出邏輯從不穩(wěn)定的邏輯WH變成“I(VDDl)”。這樣，在時間點R4，伴隨著回路結(jié)構(gòu)部LOOP變成正?；芈?，從鐵電體元件讀出的信號(節(jié)點電壓Vlm和節(jié)點電壓V2m的電位差)被回路結(jié)構(gòu)部LOOP放大，作為輸出信號Q而恢復(fù)第3存儲區(qū)域的保持數(shù)據(jù)(圖20例中的“I(VDDl)”)。然后，在時間點R5，F(xiàn)重置信號FRSTm再次為“I(VDD2)”，晶體管Qlma、Qlmb、Q2ma、Q2mb接通，鐵電體元件CLlma、CLlmb、CL2ma、CL2mb的各兩端之間均短路，所以這些鐵電體元件CLlma、CLlmb、CL2ma、CL2mb變成未施加任何電壓的狀態(tài)。此時，板線PLlm和板線PL2m均為“O(GND)”。因此，數(shù)據(jù)保持裝置恢復(fù)成和時間點Wl以前相同的正常動作狀態(tài)。如上所述，圖20的數(shù)據(jù)讀出動作和圖19的數(shù)據(jù)讀出動作不同，構(gòu)成為從第I電源電壓VDDl和第2電源電壓VDD2接通之前，便開始和鐵電體元件內(nèi)的殘留分極狀態(tài)對應(yīng)的電壓信號(節(jié)點電壓Vlm、V2m)的引出動作。通過這種構(gòu)成，可以減少將第I電源電壓VDDl和第2電源電壓VDD2接通后的動作步驟數(shù)(圖19的動作例中需要3個步驟(時間點R3、R4、R5)，相對地圖20的動作例中只需要2個步驟(時間點R4、R5))，從而可以縮短直到恢復(fù)成正常動作為止所需要的時間?！碈PU處理切換動作>接下來，一邊參照圖21，一邊說明將第4變形例的數(shù)據(jù)保持裝置應(yīng)用于CPU時的處理切換動作。圖21是表示利用數(shù)據(jù)替換進行處理切換動作的一例的示意圖，其示意性表示了如下狀況通過將數(shù)據(jù)保持裝置的第I存儲區(qū)域和第m存儲區(qū)域任意地切換使用，而將處理A(例如動畫壓縮處理)和處理B(例如表計算處理)交替切換。還有，在圖21的左側(cè)，以縱軸為時間軸而表示處理A和處理B交替切換的狀況，在圖21的右側(cè)，示意性表示CPU內(nèi)部使用的數(shù)據(jù)保持裝置的動作狀態(tài)。從處理A轉(zhuǎn)到處理B的情況下，數(shù)據(jù)保持裝置通過將處理A相關(guān)的數(shù)據(jù)DA寫入到第I存儲區(qū)域(CLllaCL21b)，從第m存儲區(qū)域(CLlmaCL2mb)讀出處理B相關(guān)的數(shù)據(jù)DB，而進行數(shù)據(jù)保持裝置中存儲的數(shù)據(jù)的替換處理。另一方面，從處理B轉(zhuǎn)到處理A的情況下，和所述相反地，數(shù)據(jù)保持裝置通過將處理B相關(guān)的數(shù)據(jù)DB寫入到第m存儲區(qū)域(CLlmaCL2mb)，從第I存儲區(qū)域(CLllaCL21b)讀出處理A相關(guān)的數(shù)據(jù)DA，而進行數(shù)據(jù)保持裝置中存儲的數(shù)據(jù)的替換處理。通過這種數(shù)據(jù)的替換處理，可以瞬間切換由CPU執(zhí)行的處理。還有，通過數(shù)據(jù)替換來進行CPU的處理切換時，不一定必須要之前圖19、圖20所示的電源斷開期間。<單元圖案>接下來，一邊參照圖22圖25，一邊詳細說明鐵電體元件的單元圖案的布局。圖22圖25分別是表不鐵電體兀件的單兀圖案的第I布局例第4布局例的不意圖。還有，圖中的符號ad分別表示鐵電體元件，符號X、y分別表示元件間距離。在半導(dǎo)體基板上形成數(shù)個鐵電體元件時，在其布局階段所有的鐵電體元件均設(shè)計成相同形狀(例如俯視時為正方形或長方形的形狀)，但是從制程的特性上來說，經(jīng)過遮罩制程(maskingprocess)或蝕刻制程后,形成在半導(dǎo)體基板上的實際元件形狀大多不會是設(shè)計好的形狀。例如，在圖22中，鐵電體元件a、d任意四邊都沒有其他元件靠近，所以元件的拐角(corner)部分容易被蝕刻，形成在半導(dǎo)體基板上的實際元件形狀是每個元件的四角都變成相對較大的圓形。另一方面，鐵電體元件b、c是以各自的一邊彼此相向的形式相互接近，所以包括所述一邊在內(nèi)的元件拐角部分不容易被蝕刻，形成在半導(dǎo)體基板上的實際元件形狀是，每個元件的四角中，彼此相向的兩個角變成相對較小的圓形，其他兩個角變成相對較大的圓形。圖23圖25的例子也一樣。這樣，形成在半導(dǎo)體基板上的實際元件形狀是四角的蝕刻程度根據(jù)元件的疎密而互不相同，鐵電體元件CLla和鐵電體元件CLlb的對(pair)、以及鐵電體元件CL2a和鐵電體元件CL2b的對，分別配置成和形成在半導(dǎo)體基板上的實際形狀相等便可。對于圖22的例子，可以將鐵電體元件a、d設(shè)為第I對，將鐵電體元件b、c設(shè)為第2對。而且，對于圖23的例子，可以將鐵電體元件a、b設(shè)為第I對，將鐵電體元件c、d設(shè)為第2對(參照圖中(a))，或者還可以將鐵電體元件a、c設(shè)為第I對，將鐵電體元件b、d設(shè)為第2對(參照圖中(b))。而且，對于圖24的例子，可以將鐵電體元件a、c設(shè)為第I對，將鐵電體元件b、d設(shè)為第2對(參照圖中(a))，也可以將鐵電體元件a、b設(shè)為第I對，將鐵電體元件c、d設(shè)為第2對(參照圖中(b))，或者，還可以將鐵電體元件a、d設(shè)為第I對，將鐵電體元件b、c設(shè)為第2對(參照圖中(C))。而且，對于圖25的例子，將鐵電體元件a、d設(shè)為第I對，將鐵電體元件b、c設(shè)為第2對便可。通過進行這種單元圖案的布局，使一對鐵電體元件的形狀(面積)一致，可以提高其對性，另外可以提高數(shù)據(jù)保持裝置的數(shù)據(jù)保持特性。而且，如圖18所示，對于設(shè)置著數(shù)個存儲區(qū)域的情況也和所述一樣，對于鐵電體元件CLllaCLlma和鐵電體元件CLllbCLlmb的對、以及鐵電體元件CL21aCLlma和鐵電體元件CL21bCL2mb的對而言，重要是使彼此的形狀(面積)一致。<第5變形例>接下來，一邊參照圖26，一邊詳細說明本發(fā)明的數(shù)據(jù)保持裝置的第5變形例。圖26是表示本發(fā)明的數(shù)據(jù)保持裝置的第5變形例的電路圖。還有，目前為止的說明中，例示的是對回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM分別供給不同電源電壓的構(gòu)成，但是本發(fā)明的構(gòu)成并不限定于此，也可以構(gòu)成為對回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM雙方供給相同電源電壓。因此，在以下說明的第5變形例中，并不提及對回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM分別供給的電源電壓的一致/不一致，而是重點說明和之前說明的其他構(gòu)成的不同部分。如圖26所示，本變形例的數(shù)據(jù)保持裝置除了包括回路結(jié)構(gòu)部LOOP、非揮發(fā)性存儲部NVM、及電路分離部SEP以外，還包括設(shè)置/重置控制部SRC、時鐘脈沖控制部CPC、測試電路部TEST，它作為具有設(shè)置/重置功能的D觸發(fā)器(暫存器)而發(fā)揮功能?；芈方Y(jié)構(gòu)部LOOP包括與非運算器NANDlNAND4、通路開關(guān)SWl、Sff2,Sff5,Sff6,反相器INV5及INV5,、3態(tài)反相器INV8及INVV。反相器INV8的輸入端連接于數(shù)據(jù)D的輸入端。反相器INV8'的輸入端連接于掃描數(shù)據(jù)SD的輸入端。反相器INV8及INV8'的輸出端均透過通路開關(guān)SW6而連接于與非運算器NANDl的第I輸入端。與非運算器NANDl的第2輸入端連接于內(nèi)部裝置信號SNL的輸入端。與非運算器NANDl的輸出端連接于與非運算器NAND2的第I輸入端，另一方面還透過通路開關(guān)SWl而連接于與非運算器NAND4的第I輸入端。與非運算器NAND2的第2輸入端連接于內(nèi)部重置信號RNL的輸入端。與非運算器NAND2的輸出端透過通路開關(guān)SW5而連接于與非運算器NANDl的第I輸入端。與非運算器NAND4的第2輸入端連接于內(nèi)部重置信號RNL的輸入端。與非運算器NAND4的輸出端透過反相器INV5而連接于輸出數(shù)據(jù)Q的輸出端，另一方面還透過反相器INV5'而連接于掃描輸出數(shù)據(jù)SO的輸出端。而且，與非運算器NAND4的輸出端還連接于與非運算器NAND3的第I輸入端。與非運算器NAND3的第2輸入端連接于內(nèi)部裝置信號SNL的輸入端。與非運算器NAND3的輸出端透過通路開關(guān)SW2而連接于與非運算器NAND4的第I輸入端。反相器INV8的控制端連接于反轉(zhuǎn)掃描控制信號SCB(掃描控制信號SCB的邏輯反轉(zhuǎn)信號)的輸入端。反相器INV8'的控制端連接于掃描控制信號SC的輸入端。因此,反相器INV8和反相器INV8'是彼此互斥(互補)地將其輸出端變成高阻抗狀態(tài)。通路開關(guān)SWl的控制端和通路開關(guān)SW5的控制端均連接于內(nèi)部時鐘信號CPL的輸入端。通路開關(guān)SW2的控制端和通路開關(guān)SW6的控制端均連接于反轉(zhuǎn)內(nèi)部時鐘信號CPLB(內(nèi)部時鐘信號CPL的邏輯反轉(zhuǎn)信號)的輸入端。因此，通路開關(guān)SWl及SW5、和通路開關(guān)SW2及SW6是彼此互斥(互補)地接通/斷開。更具體來說，當(dāng)通路開關(guān)SWl及SW5接通時，通路開關(guān)SW2及SW6斷開，相反，當(dāng)通路開關(guān)SWl及SW5斷開時，通路開關(guān)SW2及SW6接通。這樣，在本變形例的數(shù)據(jù)保持裝置中，也和所述實施例同樣地具有回路結(jié)構(gòu)部LOOP的基本構(gòu)成，即，使用回路狀連接的邏輯閘極(主動側(cè)為與非運算器NANDl及NAND2，從動側(cè)為與非運算器NAND3及NAND4)，來保持輸入的數(shù)據(jù)信號D。但是，形成本變形例的數(shù)據(jù)保持裝置的回路結(jié)構(gòu)部LOOP具有去除多工器MUXl及MUX2，無需數(shù)據(jù)保存/恢復(fù)時的時鐘停止處理；及具有使用掃描路徑的串聯(lián)數(shù)據(jù)的輸入輸出功能等特征。非揮發(fā)性存儲部NVM包括鐵電體元件CLla、CLlb、CL2a、及CL2b、以及N通道型MOS場效晶體管Qla,Qlb,Q2a、及Q2b。鐵電體元件CLla的正極端連接于D系統(tǒng)的第I板線PL1D。鐵電體元件CLla的負極端透過電路分離部SEP(反相器INV9)而連接于形成回路結(jié)構(gòu)部LOOP的與非運算器NAND4的第I輸入端。在鐵電體元件CLla的兩端之間連接著晶體管Qla。晶體管Qla的閘極連接于D系統(tǒng)的F重置信號FRSTD的施加端。鐵電體元件CLlb的正極端透過電路分離部SEP(反相器INV9)而連接于形成回路結(jié)構(gòu)部LOOP的與非運算器NAND4的第I輸入端。鐵電體元件CLlb的負極端連接于D系統(tǒng)的第2板線PL2D。鐵電體元件CLlb的兩端之間連接著晶體管Qlb。晶體管Qlb的閘極連接于D系統(tǒng)的F重置信號FRSTD的施加端。鐵電體元件CL2a的正極端連接于U系統(tǒng)的第I板線PL1U。鐵電體元件CL2a的負極端透過電路分離部SEP(反相器INV10)而連接于形成回路結(jié)構(gòu)部LOOP的與非運算器NAND3的第I輸入端。在鐵電體元件CL2a的兩端之間連接著晶體管Q2a。晶體管Q2a的閘極連接于U系統(tǒng)的F重置信號FRSTU的施加端。鐵電體元件CL2b的正極端透過電路分離部SEP(反相器INV10)而連接于形成回路結(jié)構(gòu)部LOOP的與非運算器NAND3的第I輸入端。鐵電體元件CL2b的負極端連接于U系統(tǒng)的第2板線PL2U。在鐵電體元件CL2b的兩端之間連接著晶體管Q2b。晶體管Q2b的閘極連接于U系統(tǒng)的F重置信號FRSTU的施加端。這樣，在本變形例的數(shù)據(jù)保持裝置中，也和所述實施例同樣地具有非揮發(fā)性存儲部NVM的基本構(gòu)成，即，使用鐵電體元件(CLla、CLlb、CL2a、CL2b)的遲滯特性，將保持于回路結(jié)構(gòu)部LOOP的數(shù)據(jù)D非揮發(fā)地存儲。但是，形成本變形例的數(shù)據(jù)保持裝置的非揮發(fā)性存儲部NVM具有如下特征為了使用測試電路部TEST進行鐵電體元件(CLla、CLlb、CL2a、CL2b)的特性評估，對應(yīng)2系統(tǒng)(U系統(tǒng)/D系統(tǒng))分別具有第I板線、第2板線、及F重置信號線。電路分離部SEP作為將回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM電氣分離的機構(gòu)，而包含3態(tài)反相器INV9及INV10。反相器INV9及INVlO各自的輸出端均根據(jù)控制信號El而變成高阻抗狀態(tài)。設(shè)置/重置控制部SRC包含感測放大器(差動放大器)SA、和與運算器ANDl及AND2。感測放大器SA的第I輸入端連接于非揮發(fā)性存儲部NVM的D系統(tǒng)輸出端(鐵電體元件CLla的負極端和鐵電體元件CLlb的正極端的連接節(jié)點)。感測放大器SA的第2輸入端連接于非揮發(fā)性存儲部NVM的U系統(tǒng)輸出端(鐵電體元件CL2a的負極端和鐵電體元件CL2b的正極端的連接節(jié)點)。感測放大器SA的第I輸出端(反轉(zhuǎn)形式)連接于與運算器ANDl的第I輸入端。與運算器ANDl的第2輸入端連接于外部裝置信號SN的輸入端。與運算器ANDl的輸出端作為內(nèi)部裝置信號SNL的輸出端發(fā)揮功能。感測放大器SA的第2輸出端連接于與運算器AND2的第I輸入端。與運算器AND2的第2輸入端連接于外部重置信號RN的輸入端。與運算器AND2的輸出端作為內(nèi)部重置信號RNL的輸出端發(fā)揮功能。感測放大器SA的控制端連接于感測放大器使能(enable)信號SAE的輸入端。還有，包含所述構(gòu)成的設(shè)置/重置控制部SRC的具體動作將于下文詳細說明。時鐘脈沖控制部CPC包含與非運算器NAND5。與非運算器NAND5的第I輸入端連接于外部時鐘信號CP的輸入端。與非運算器NAND5的第2輸入端(反轉(zhuǎn)輸入形式)連接于數(shù)據(jù)保持控制信號HS的輸入端。與非運算器NAND5的輸出端作為內(nèi)部時鐘信號CPL的輸出端發(fā)揮功能。因此，當(dāng)數(shù)據(jù)保持控制信號HS為高電平(時鐘失效狀態(tài))時，內(nèi)部時鐘信號CPL不依賴于外部時鐘信號CP而始終變成高電平的信號，當(dāng)數(shù)據(jù)保持控制信號HS為低電平(時鐘有效狀態(tài))時，內(nèi)部時鐘信號CPL變成外部時鐘信號CP的邏輯反轉(zhuǎn)信號。測試電路部TEST包括3態(tài)反相器INVllINV14、及通路開關(guān)SW7SW10。反相器INVll及INV12的輸入端均連接于第I數(shù)字板線PL1_D。反相器INVll的輸出端連接于U系統(tǒng)的第I板線PL1U。反相器INV12的輸出端連接于D系統(tǒng)的第I板線PL1D。反相器INVll的控制端連接于U系統(tǒng)的反轉(zhuǎn)模擬使能信號TESTUB(模擬使能信號TESTU的邏輯反轉(zhuǎn)信號)的輸入端。反相器INV12的控制端連接于D系統(tǒng)的反轉(zhuǎn)模擬使能信號TESTDB(模擬使能信號TESTD的邏輯反轉(zhuǎn)信號)的輸入端。通路開關(guān)SW7的輸入端連接于U系統(tǒng)的第I模擬板線PL1U_A。通路開關(guān)SW7的輸出端連接于U系統(tǒng)的第I板線PL1U。通路開關(guān)SW7的控制端連接于U系統(tǒng)的模擬使能信號TESTU的輸入端。通路開關(guān)SW8的輸入端連接于D系統(tǒng)的第I模擬板線PL1D_A。通路開關(guān)SW8的輸出端連接于D系統(tǒng)的第I板線PL1D。通路開關(guān)SW8的控制端連接于D系統(tǒng)的模擬使能信號TESTD的輸入端。反相器INV13及INV14的輸入端均連接于第2數(shù)字板線PL2_D。反相器INV13的輸出端連接于U系統(tǒng)的第2板線PL2U。反相器INV14的輸出端連接于D系統(tǒng)的第2板線PL2D。反相器INV13的控制端連接于U系統(tǒng)的反轉(zhuǎn)模擬使能信號TESTUB(模擬使能信號TESTU的邏輯反轉(zhuǎn)信號)的輸入端。反相器INV14的控制端連接于D系統(tǒng)的反轉(zhuǎn)模擬使能信號TESTDB(模擬使能信號TESTD的邏輯反轉(zhuǎn)信號)的輸入端。通路開關(guān)SW9的輸入端連接于U系統(tǒng)的第2模擬板線PL2U_A。通路開關(guān)SW9的輸出端連接于U系統(tǒng)的第2板線PL2U。通路開關(guān)SW9的控制端連接于U系統(tǒng)的模擬使能信號TESTU的輸入端。通路開關(guān)SWlO的輸入端連接于D系統(tǒng)的第2模擬板線PL2D_A。通路開關(guān)SWlO的輸出端連接于D系統(tǒng)的第2板線PL2D。通路開關(guān)SWlO的控制端連接于D系統(tǒng)的模擬使能信號TESTD的輸入端。在包含所述構(gòu)成的測試電路部TEST中，U系統(tǒng)的模擬使能信號TESTUJPD系統(tǒng)的模擬使能信號TESTD彼此為背反(departure)邏輯。具體來說，當(dāng)U系統(tǒng)的模擬使能信號TESTU為高電平(使能邏輯)時，D系統(tǒng)的模擬使能信號TESTD設(shè)為低電平(無效(disable)邏輯)。相反，當(dāng)U系統(tǒng)的模擬使能信號TESTU為低電平(無效邏輯)時，D系統(tǒng)的模擬使能信號TESTD設(shè)為高電平(使能邏輯)。還有，對于包含所述構(gòu)成的測試電路部TEST的具體動作將于下文詳細說明。圖27是表示第5變形例的數(shù)據(jù)保持裝置使用的信號針的框圖，圖28是所述信號針的功能說明表。如兩圖所示，在本變形例的數(shù)據(jù)保持裝置中，作為邏輯控制用的信號針而設(shè)有時鐘端子(CP)、數(shù)據(jù)輸入端子(D)、預(yù)設(shè)端子(SN)、清除(clear)端子(RN)、掃描數(shù)據(jù)輸入端子(SD)及掃描控制端子(SC)。而且，作為鐵電體元件控制用的信號針而設(shè)有鐵電體元件寫入使能端子(El)、數(shù)據(jù)保持端子(HS)、感測放大器使能端子(SAE)、U系統(tǒng)鐵電體元件重置端子(FRSTU)、D系統(tǒng)鐵電體元件重置端子(FRSTD)、第I板線數(shù)字輸入端子(PL1_D)、及第2板線數(shù)字輸入端子(PL2_D)。而且，作為鐵電體元件測試用的信號針設(shè)有U系統(tǒng)的PL1/2模擬使能端子(TESTU)、D系統(tǒng)的PL1/2模擬使能端子(TESTD)、PLlU模擬輸入端子(PL1U_A)、PL2U模擬輸入端子(PL2U_A)、PLlD模擬輸入端子(PL1D_A)、PL2D模擬輸入端子(PL2D_A)、掃描輸出端子(S0)、及輸出端子(Q)。圖29是表示感測放大器SA的一構(gòu)成例的電路圖。本構(gòu)成例的感測放大器SA包括P通道型場效晶體管PlP4、及N通道型場效晶體管NIN5。晶體管Pl的源極和背閘極(backgate)連接于電源電壓VDD的施加端。晶體管Pl的汲極連接于感測放大器SA的第2輸出端(第2輸出信號SDC_0UT的輸出端)。晶體管Pl的閘極連接于感測放大器使能信號SAE的輸入端。晶體管P2的源極和背閘極連接于電源電壓VDD的施加端。晶體管P2的汲極連接于感測放大器SA的第2輸出端(第2輸出信號SDC_0UT的輸出端)。晶體管P2的閘極連接于感測放大器SA的第I輸出端(第I輸出信號SDnC_0UT的輸出端)。晶體管P3的源極和背閘極連接于電源電壓VDD的施加端。晶體管P3的汲極連接于感測放大器SA的第I輸出端(第I輸出信號SDnC_0UT的輸出端)。晶體管P3的閘極連接于感測放大器SA的第2輸出端(第2輸出信號SDC_0UT的輸出端)。晶體管P4的源極和背閘極連接于電源電壓VDD的施加端。晶體管P4的汲極連接于感測放大器SA的第I輸出端(第I輸出信號SDnC_0UT的輸出端)。晶體管P4的閘極連接于感測放大器使能信號SAE的輸入端。晶體管NI的汲極連接于感測放大器SA的第2輸出端(第2輸出信號SDC_0UT的輸出端)。晶體管NI的源極連接于晶體管N3的汲極。晶體管NI的閘極連接于感測放大器SA的第I輸出端(第I輸出信號SDnC_0UT的輸出端)。晶體管NI的背閘極連接于接地電壓VSS的施加端。晶體管N2的汲極連接于感測放大器SA的第I輸出端(第I輸出信號SDnC_0UT的輸出端)。晶體管N2的源極連接于晶體管N4的汲極。晶體管N2的閘極連接于感測放大器SA的第2輸出端(第2輸出信號SDC_0UT的輸出端)。晶體管N2的背閘極連接于接地電壓VSS的施加端。晶體管N3的汲極連接于晶體管NI的源極。晶體管N3的源極連接于晶體管N5的汲極。晶體管N3的閘極連接于源極放大器SA的第I輸入端(第I輸入信號SDnC的輸入端)。晶體管N3的背閘極連接于接地電壓VSS的施加端。晶體管N4的汲極連接于晶體管N2的源極。晶體管N4的源極連接于晶體管N5的汲極。晶體管N4的閘極連接于源極放大器SA的第2輸入端(第2輸入信號SDC的輸入端)。晶體管N4的背閘極連接于接地電壓VSS的施加端。晶體管N5的汲極連接于晶體管N3及N4的各源極。晶體管N5的源極和背閘極連接于接地電壓VSS的施加端。晶體管N5的閘極連接于感測放大器使能信號SAE的輸入端。在包含所述構(gòu)成的源極放大器SA中，當(dāng)感測放大器使能信號SAE為高電平(使能邏輯)時，變成晶體管Pl及P2斷開，晶體管N5接通，源極放大器SA的動作被允許的狀態(tài)。此時，如果第I輸入信號SDnC的電壓高于第2輸入信號SDC，那么第I輸出信號SDnC_0UT變成高電平(電源電壓VDD)，第2輸出信號SDC_0UT變成低電平(接地電壓VSS)。相反，如果第I輸入信號SDnC的電壓低于第2輸入信號SDC,那么第I輸出信號SDnC_0UT變成低電平(接地電壓VSS)，第2輸出信號SDC_0UT變成高電平(電源電壓VDD)。另一方面，當(dāng)感測放大器使能信號SAE為低電平(無效邏輯)時，變成晶體管Pl及P2接通，晶體管N5斷開，源極放大器SA的動作被禁止的狀態(tài)。此時，第I輸出信號SDnC_0UT及第2輸出信號SDC_0UT不依賴于第I輸入信號SDnC及第2輸入信號SDC，始終固定為高電平(電源電壓VDD)。接下來，一邊參照圖式，一邊說明包含所述構(gòu)成的數(shù)據(jù)保持裝置的動作。首先，說明數(shù)據(jù)保持裝置的正常動作。圖30是表示正常動作時的裝置各部的動作狀態(tài)的電路圖。在數(shù)據(jù)保持裝置的正常動作時，時鐘脈沖控制部CPC中為了使外部時鐘信號CP有效而輸入低電平(O)的數(shù)據(jù)保持控制信號HS。由此，外部時鐘信號CP(更準確來說是其邏輯反轉(zhuǎn)信號)作為內(nèi)部時鐘信號CPL，而從時鐘脈沖控制部CPC供給至回路結(jié)構(gòu)部L00P，所以回路結(jié)構(gòu)部LOOP中，根據(jù)內(nèi)部時鐘信號CPL(進一步講是外部時鐘信號CP)，進行數(shù)據(jù)信號D的鎖定動作。而且，在數(shù)據(jù)保持裝置的正常動作時，電路分離部SEP中為了斷開3態(tài)反相器INV9及INVlO(相當(dāng)于面向鐵電體元件的寫入驅(qū)動器)而輸入低電平(O)的控制信號E1。由此，3態(tài)反相器INV9及INVlO的輸出端均變成高阻抗狀態(tài)，回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM電氣分離。而且，在數(shù)據(jù)保持裝置的正常動作時，非揮發(fā)性存儲部NVM中輸入高電平(I)的F重置信號FRSTD,FRSTU0由此，晶體管Qla、Qlb、Q2a、Q2b均接通，鐵電體元件CLla、CLlb、CL2a、CL2b的各兩端之間均短路，所以能夠避免對各鐵電體元件意外的電壓施加。還有，此時第I板線PL1D、PL1U、及第2板線PL2D、PL2U中均施加低電平(O)的電壓信號。而且，在數(shù)據(jù)保持裝置的正常動作時，設(shè)置/重置控制部SRC中輸入低電平(O)的感測放大器使能信號SAE。由此，源極放大器SA的第I輸出信號SDnC_0UT、及第2輸出信號SDC_0UT均固定為高電平。因此，外部裝置信號SN及外部重置信號RN直接作為內(nèi)部裝置信號SNL及內(nèi)部重置信號RNL，而從設(shè)置/重置控制部SRC輸出至回路結(jié)構(gòu)部LOOP。而且，在數(shù)據(jù)保持裝置的正常動作時，測試電路部TEST中輸入低電平(O)的模擬使能信號TESTD、TESTU。由此，開關(guān)SW7SWlO均斷開，3態(tài)反相器INVllINV14均接通。還有，此時，第I數(shù)字板線PL1_D、及第2數(shù)字板線PL2_D*均施加高電平(I)的電壓信號。因此，第I板線PL1D、PL1U、及第2板線PL2D、PL2U中分別透過3態(tài)反相器INVllINV14而施加低電平(O)的電壓信號。而且，此時，第I模擬板線PL1D_A、PL1U_A、及第2模擬板線PL2D_A、PL2U_A中均施加低電平(O)的電壓信號。接下來，說明數(shù)據(jù)保持裝置的數(shù)據(jù)寫入動作(向非揮發(fā)性存儲部NVM保存數(shù)據(jù)的動作)。圖31是表示數(shù)據(jù)寫入動作時的裝置各部的動作狀態(tài)的電路圖。在數(shù)據(jù)保持裝置的數(shù)據(jù)寫入動作時，時鐘脈沖控制部CPC中為了使外部時鐘信號CP失效而輸入高電平(I)的數(shù)據(jù)保持控制信號HS。由此，可以不依賴于外部時鐘信號CP而將內(nèi)部時鐘信號CPL固定為高電平，所以能夠以回路結(jié)構(gòu)部LOOP的存儲數(shù)據(jù)(也就是說，應(yīng)保存至非揮發(fā)性存儲部NVM的數(shù)據(jù))的內(nèi)容不發(fā)生變化的方式，斷開數(shù)據(jù)信號D的輸入路徑，進一步可以提高對非揮發(fā)性存儲部NVM寫入數(shù)據(jù)的動作(數(shù)據(jù)保存動作)的穩(wěn)定性。而且，在數(shù)據(jù)保持裝置的數(shù)據(jù)寫入動作時，電路分離部SEP中為了將3態(tài)反相器INV9及INV10(相當(dāng)于面向鐵電體元件的寫入驅(qū)動器)接通而輸入高電平(I)的控制信號El。由此，3態(tài)反相器INV9及INV10變成可以輸出各自的邏輯反轉(zhuǎn)的狀態(tài)，回路結(jié)構(gòu)部LOOP與非揮發(fā)性存儲部NVM電氣導(dǎo)通。而且，在數(shù)據(jù)保持裝置的數(shù)據(jù)寫入動作時，非揮發(fā)性存儲部NVM中輸入低電平(0)的F重置信號FRSTD,FRSTU0由此，晶體管Qla、Qlb、Q2a、Q2b均斷開，鐵電體元件CLla、CLlb、CL2a、CL2b的各兩端之間均為開放(open)狀態(tài)(非短路狀態(tài))，可以對各鐵電體元件施加數(shù)據(jù)寫入電壓。還有，此時，第I板線PL1D、PL1U、及第2板線PL2D、PL2U均施加相同脈沖電壓信號(例如從高電平到低電平)作為所述數(shù)據(jù)寫入電壓。通過這種脈沖電壓信號的施加，而將鐵電體元件內(nèi)部的殘留分極狀態(tài)設(shè)定為反轉(zhuǎn)狀態(tài)/非反轉(zhuǎn)狀態(tài)中的任一種。關(guān)于這一點如上所述，所以省略重復(fù)的說明。而且，在數(shù)據(jù)保持裝置的數(shù)據(jù)寫入動作時，設(shè)置/重置控制部SRC中和正常動作時同樣地輸入低電平(0)的感測放大器使能信號SAE。由此,源極放大器SA的第I輸出信號SDnC_0UT、及第2輸出信號SDC_0UT均固定為高電平。因此，外部裝置信號SN及外部重置信號RN直接作為內(nèi)部裝置信號SNL及內(nèi)部重置信號RNL，而從設(shè)置/重置控制部SRC輸出至回路結(jié)構(gòu)部LOOP。而且，在數(shù)據(jù)保持裝置的數(shù)據(jù)寫入動作時，測試電路部TEST中和正常動作時同樣地輸入低電平(O)的模擬使能信號TESTD、TESTU。由此，開關(guān)SW7SWlO均斷開，3態(tài)反相器INVllINV14均接通。還有，此時，第I數(shù)字板線PL1_D、及第2數(shù)字板線PL2_D中均施加相同脈沖電壓信號(例如從低電平到高電平)。因此，第I板線PL1D、PL1U、及第2板線PL2D、PL2U中分別透過3態(tài)反相器INVllINV14而施加相同脈沖電壓信號(例如從高電平到低電平)。而且，此時，第I模擬板線PL1D_A、PL1U_A、及第2模擬板線PL2D_A、PL2U_A中均施加低電平(O)的電壓信號。接下來，說明數(shù)據(jù)保持裝置的數(shù)據(jù)讀出動作(向回路結(jié)構(gòu)部LOOP恢復(fù)數(shù)據(jù)的動作)。圖32是表示數(shù)據(jù)讀出動作時的裝置各部的動作狀態(tài)的電路圖。在數(shù)據(jù)保持裝置的數(shù)據(jù)讀出動作時，時鐘脈沖控制部CPC中和正常動作時同樣地為了使外部時鐘信號CP有效而輸入低電平(O)的數(shù)據(jù)保持控制信號HS。由此，外部時鐘信號CP(更準確來說是其邏輯反轉(zhuǎn)信號)作為內(nèi)部時鐘信號CPL，而從時鐘脈沖控制部CPC供給至回路結(jié)構(gòu)部LOOP。這樣，在第5變形例的數(shù)據(jù)保持裝置中，是不停止外部時鐘信號CP的輸入而從非揮發(fā)性存儲部NVM向回路結(jié)構(gòu)部LOOP恢復(fù)數(shù)據(jù)。而且，在數(shù)據(jù)保持裝置的數(shù)據(jù)讀出動作時，電路分離部SEP中和正常動作時同樣地為了將3態(tài)反相器INV9及INV10(相當(dāng)于面向鐵電體元件的寫入驅(qū)動器)斷開，而輸入低電平(0)的控制信號El。由此，3態(tài)反相器INV9及INV10的輸出端均變成高阻抗狀態(tài)，回路結(jié)構(gòu)部LOOP與非揮發(fā)性存儲部NVM電氣分離。而且，在數(shù)據(jù)保持裝置的數(shù)據(jù)讀出動作時，非揮發(fā)性存儲部NVM中輸入低電平(0)的F重置信號FRSTD,FRSTU。由此，晶體管Qla、Qlb、Q2a、Q2b均斷開，鐵電體元件CLla、CLlb、CL2a、CL2b的各兩端之間均為開放狀態(tài)(非短路狀態(tài))，所以能夠?qū)Ω麒F電體元件施加數(shù)據(jù)讀出電壓。還有，此時，作為所述數(shù)據(jù)讀出電壓，是將第2板線PL2D、PL2U維持為低電平而對第I板線PL1D、PL1U施加既定的脈沖電壓信號(例如從低電平到高電平)。通過這種脈沖電壓信號的施加，非揮發(fā)性存儲部NVM的D系統(tǒng)輸出端(鐵電體元件CLla的負極端和鐵電體元件CLlb的正極端的連接節(jié)點)、及U系統(tǒng)輸出端(鐵電體元件CL2a的負極端和鐵電體元件CL2b的正極端的連接節(jié)點)分別出現(xiàn)和鐵電體元件內(nèi)的殘留分極狀態(tài)對應(yīng)的恢復(fù)電壓信號(相當(dāng)于源極放大器SA的第I輸入信號SDnC、及第2輸入信號SDC)。關(guān)于這一點和所述內(nèi)容相同，所以省略重復(fù)的說明。而且，在數(shù)據(jù)保持裝置的數(shù)據(jù)讀出動作時，設(shè)置/重置控制部SRC中輸入高電平(I)的感測放大器使能信號SAE。由此，源極放大器SA的第I輸出信號SDnC_0UT、及第2輸出信號SDC_0UT分別變成和第I輸入信號SDnC的電壓電平及第2輸入信號SDC的電壓電平的高低相應(yīng)的邏輯電平。具體來說，如果第I輸入信號SDnC的電壓高于第2輸入信號SDC，則第I輸出信號SDnC_0UT變成高電平(I)，第2輸出信號SDC_0UT變成低電平(0)。相反，如果第I輸入信號SDnC的電壓低于第2輸入信號SDC,則第I輸出信號SDnC_0UT變成低電平(0)，第2輸出信號SDC_0UT變成高電平(I)。而且，在數(shù)據(jù)保持裝置的數(shù)據(jù)讀出動作時，輸入至設(shè)置/重置控制部SRC的外部裝置信號SN及外部重置信號RN均固定為高電平(I)。由此，源極放大器SA的第I輸出信號SDnC_0UT及第2輸出信號SDC_0UT直接作為內(nèi)部裝置信號SNL及內(nèi)部重置信號RNL，而從設(shè)置/重置控制部SRC輸出至回路結(jié)構(gòu)部LOOP。還有，在回路結(jié)構(gòu)部LOOP中，如果輸入至與非運算器NANDI、NAND3的內(nèi)部裝置信號SNL變成低電平(O)，則輸出信號Q強制性地變成高電平(1)，如果輸入至與非運算器NAND2.NAND4的內(nèi)部重置信號RNL變成低電平(O)，則輸出信號Q強制性地變成低電平(O)。也就是說，在第5構(gòu)成例的數(shù)據(jù)保持裝置中，通過基于非揮發(fā)性存儲部NVM的輸出信號，來進行回路結(jié)構(gòu)部LOOP的設(shè)置/重置控制(內(nèi)部裝置信號SNL及內(nèi)部重置信號RNL的生成控制)，可以實現(xiàn)數(shù)據(jù)的讀出動作(恢復(fù)動作)。例如，在數(shù)據(jù)保持裝置的數(shù)據(jù)寫入動作中，要考慮從回路結(jié)構(gòu)部LOOP寫入到非揮發(fā)性存儲部NVM的保存數(shù)據(jù)為“I”的情況。這種情況下，通過數(shù)據(jù)保持裝置的數(shù)據(jù)讀出動作而從非揮發(fā)性存儲部NVM輸入至設(shè)置/重置控制部SRC的第I輸入信號SDnC的電壓，比同樣從非揮發(fā)性存儲部NVM輸入至設(shè)置/重置控制部SRC的第2輸入信號SDC的電壓低。因此，源極放大器SA的第I輸出電壓SDnC_0UT變成低電平(O)，進一步內(nèi)部裝置信號SNL變成低電平(0)，所以輸出信號Q強制性地被設(shè)為高電平(I)。這意味著寫入至揮發(fā)性存儲部NVM的保存數(shù)據(jù)“I”恢復(fù)到回路結(jié)構(gòu)部LOOP中。相反，考慮通過數(shù)據(jù)保持裝置的數(shù)據(jù)寫入動作，從回路結(jié)構(gòu)部LOOP寫入至非揮發(fā)性存儲部NVM的保存數(shù)據(jù)為“O”的情況。這種情況下，通過數(shù)據(jù)保持裝置的數(shù)據(jù)讀出動作，而從非揮發(fā)性存儲部NVM輸入至設(shè)置/重置控制部SRC的第I輸入信號SDnC的電壓，比同樣從非揮發(fā)性存儲部NVM輸入至設(shè)置/重置控制部SRC的第2輸入信號SDC的電壓高。因此，源極放大器SA的第2輸出電壓SDC_0UT變成低電平(0)，進一步內(nèi)部重置信號RNL變成低電平(0)，所以輸出信號Q強制性地被設(shè)為低電平(0)。這意味著寫入至揮發(fā)性存儲部NVM的保存數(shù)據(jù)“O”恢復(fù)到回路結(jié)構(gòu)部LOOP。而且，在數(shù)據(jù)保持裝置的數(shù)據(jù)讀出動作時，測試電路部TEST中和正常動作時同樣地輸入低電平(0)的模擬使能信號TESTD、TESTU0由此，開關(guān)SW7SWlO均斷開，3態(tài)反相器INVllINV14均接通。還有，此時，第I數(shù)字板線PL1_D中施加既定的脈沖電壓信號(例如從高電平到低電平)，第2數(shù)字板線PL2_D中施加高電平⑴的電壓信號。因此，第I板線PL1D、PL1U中分別透過3態(tài)反相器INVll及INV12而施加相同脈沖電壓信號(例如從低電平到高電平)，第2板線PL2D、PL2U中分別透過3態(tài)反相器INV13及INV14而施加低電平(0)的電壓信號。而且，此時，第I模擬板線PL1D_A、PL1U_A、及第2模擬板線PL2D_A、PL2U_A中均施加低電平(0)的電壓信號。如上所述，和之前的構(gòu)成不同，第5變形例的數(shù)據(jù)保持裝置的構(gòu)成中，并非挪用回路結(jié)構(gòu)部LOOP作為數(shù)據(jù)恢復(fù)用的感測放大器，而是另外設(shè)置獨立的感測放大器SA，并使用該感測放大器SA進行回路結(jié)構(gòu)部LOOP的設(shè)置/重置控制。而且，第5變形例的數(shù)據(jù)保持裝置的構(gòu)成中，不停止外部時鐘信號CP，而控制是否將該外部時鐘信號CP作為內(nèi)部時鐘信號CPL傳遞至回路結(jié)構(gòu)部LOOP。通過這種構(gòu)成，由于沒有必要在數(shù)據(jù)保存/恢復(fù)時停止外部時鐘CP，所以除了設(shè)計時的時序解析變得容易之外，和使用閘控(gated)時鐘等的低耗電技術(shù)的匹配性變得良好。接下來，說明數(shù)據(jù)保持裝置的測試動作(鐵電體元件的模擬特性評估動作)。圖33是表示測試動作時(尤其是一系列測試動作順序包含的存儲數(shù)據(jù)的恢復(fù)步驟時)的裝置各部的動作狀態(tài)的電路圖。還有，以下列舉從非揮發(fā)性存儲部NVM的U系統(tǒng)輸出端輸入至源極放大器SA的第2輸入信號SDC的模擬特性評估(第2輸入信號SDC的電壓值測定)的情況為例，將其稱為“非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作”而進行具體說明。在非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作時，時鐘脈沖控制部CPC中和正常動作時及數(shù)據(jù)讀出動作時同樣地為了使外部時鐘信號CP有效而輸入低電平(O)的數(shù)據(jù)保持控制信號HS。由此，外部時鐘信號CP(更準確來說是其邏輯反轉(zhuǎn)信號)作為內(nèi)部時鐘信號CPL,而從時鐘脈沖控制部CPC供給至回路結(jié)構(gòu)部LOOP。這樣，在第5變形例的數(shù)據(jù)保持裝置中，不停止外部時鐘信號CP的輸入而進行非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作。而且，在非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作時，電路分離部SEP中和正常動作時及數(shù)據(jù)讀出動作時同樣地為了將3態(tài)反相器INV9及INVlO(相當(dāng)于面向鐵電體元件的寫入驅(qū)動器)斷開，而輸入低電平(O)的控制信號El。由此，3態(tài)反相器INV9及INVlO的輸出端均變成高阻抗狀態(tài)，回路結(jié)構(gòu)部LOOP與非揮發(fā)性存儲部NVM電氣分離。而且，在非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作時，非揮發(fā)性存儲部NVM的U系統(tǒng)中輸入低電平(O)的F重置信號FRSTU。由此，晶體管Q2a、Q2b均斷開，鐵電體元件CL2a、CL2b的各兩端之間均為開放狀態(tài)(非短路狀態(tài))，所以能夠?qū)Ω麒F電體元件施加數(shù)據(jù)讀出電壓。還有，此時，作為所述數(shù)據(jù)讀出電壓，將第2板線PL2U維持為低電平而對第I板線PLlU施加既定的脈沖電壓信號(例如從低電平到高電平)。通過這種脈沖電壓信號的施加，非揮發(fā)性存儲部NVM的U系統(tǒng)輸出端(鐵電體元件CL2a的負極端和鐵電體元件CL2b的正極端的連接節(jié)點)出現(xiàn)和鐵電體元件內(nèi)的殘留分極狀態(tài)對應(yīng)的恢復(fù)電壓信號(相當(dāng)于源極放大器SA的第2輸入信號SDC)。關(guān)于這一點和所述內(nèi)容相同,所以省略重復(fù)的說明。另一方面，在非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作時，非揮發(fā)性存儲部NVM的D系統(tǒng)中輸入高電平(I)的F重置信號FRSTD。由此，晶體管Qla、Qlb均接通，鐵電體元件CLlaXLlb的各兩端之間均短路。而且，此時，第I板線PL1D、及第2板線PL2D中均施加具有既定的模擬電壓值(在低電平(接地電壓VSS)和高電平(電源電壓VDD)之間能夠任意設(shè)定的中間電壓值)的參照電壓信號Vref。因此，所述參照電壓信號Vref作為第I輸入信號SDnC，而直接從非揮發(fā)性存儲部NVM的D系統(tǒng)輸出端(鐵電體元件CLla的負極端和鐵電體元件CLlb的正極端的連接節(jié)點)輸入至源極放大器SA。還有，關(guān)于參照電壓Vref作為源極放大器SA的第I輸入信號SDnC直接輸入的行為意義將于下文詳細說明。而且，在非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作時，設(shè)置/重置控制部SRC中輸入高電平(I)的感測放大器使能信號SAE。由此，源極放大器SA的第I輸出信號SDnC_0UT、及第2輸出信號SDC_0UT分別變成和第I輸入信號SDnC的電壓電平及第2輸入信號SDC的電壓電平的高低相應(yīng)的邏輯電平。具體來說，如果第I輸入信號SDnC的電壓高于第2輸入信號SDC，則第I輸出信號SDnC_0UT變成高電平(I)，第2輸出信號SDC_0UT變成低電平(O)。相反，如果第I輸入信號SDnC的電壓低于第2輸入信號SDC,則第I輸出信號SDnC_OUT變成低電平(0)，第2輸出信號SDC_0UT變成高電平(I)。而且，在非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作時，輸入至設(shè)置/重置控制部SRC的外部裝置信號SN和外部重置信號RN均固定為高電平(I)。由此，源極放大器SA的第I輸出信號SDnC_0UT及第2輸出信號SDC_0UT直接作為內(nèi)部裝置信號SNL及內(nèi)部重置信號RNL,而從設(shè)置/重置控制部SRC輸出至回路結(jié)構(gòu)部LOOP。關(guān)于這一點是和之前說明的數(shù)據(jù)讀出動作時相同。而且，在非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作時，輸入至測試電路部TEST的U系統(tǒng)的模擬使能信號TESTU為低電平(O)。由此，開關(guān)SW7、SW9均斷開，3態(tài)反相器INV11、INV13均接通。還有，此時，第I數(shù)字板線PL1_D中施加既定的脈沖電壓信號(例如從高電平到低電平)，第2數(shù)字板線PL2_D中施加高電平⑴的電壓信號。因此，U系統(tǒng)的第I板線PLlU中透過3態(tài)反相器INVll而施加既定的脈沖電壓信號(例如從低電平到高電平)，U系統(tǒng)的第2板線PL2U中透過3態(tài)反相器INV13而施加低電平(O)的電壓信號。還有，此時，U系統(tǒng)的第I模擬板線PL1U_A、及U系統(tǒng)的第2模擬板線PL2U_A中均施加低電平(O)的電壓信號。另一方面，在非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作時，輸入至測試電路部TEST的D系統(tǒng)的模擬使能信號TESTD為高電平(I)。由此，開關(guān)SW8、SfflO均接通，3態(tài)反相器INV12、INV14均斷開。還有，此時，D系統(tǒng)的第I模擬板線PL1D_A、及D系統(tǒng)的第2模擬板線PL2D_A中均施加既定電壓值的參照電壓信號Vref。因此，D系統(tǒng)的第I板線PL1D、及D系統(tǒng)的第2板線PL2D中分別透過開關(guān)SW8、SW10而施加既定電壓值的參照電壓信號Vref?！茨M特性評估動作〉圖34是用來說明鐵電體元件的模擬特性評估動作的時序圖，其中描繪了施加給U系統(tǒng)的第I板線PLlU的脈沖電壓信號、在非揮發(fā)性存儲部NVM的U系統(tǒng)輸出端出現(xiàn)的恢復(fù)電壓信號(相當(dāng)于源極放大器SA的第2輸入信號SDC)、及直接輸入至非揮發(fā)性存儲部NVM的D系統(tǒng)輸出端的參照電壓信號Vref(圖34中的3個電壓值VreflVref3)。在非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作時，U系統(tǒng)的第2板線PL2U維持為低電平，而對U系統(tǒng)的第I板線PLlU施加既定的脈沖電壓信號(例如從低電平到高電平)時，非揮發(fā)性存儲部NVM的U系統(tǒng)輸出端(鐵電體元件CL2a的負極端和鐵電體元件CL2b的正極端的連接節(jié)點)，如之前所述，出現(xiàn)和鐵電體元件內(nèi)的殘留分極狀態(tài)對應(yīng)的恢復(fù)電壓信號(相當(dāng)于源極放大器SA的第2輸入信號SDC)。此處，在非揮發(fā)性存儲部NVM中存儲數(shù)據(jù)“O”的情況下(S=O)，源極放大器SA的第2輸入信號SDC變成第I恢復(fù)電壓電平VSO(S=O)(相當(dāng)于所述邏輯WL)，在非揮發(fā)性存儲部NVM中存儲數(shù)據(jù)“I”的情況下(S=I)，源極放大器SA的第2輸入信號SDC變成高于第I恢復(fù)電壓電平VSO(S=O)的第2恢復(fù)電壓電平VSO(S=I)(相當(dāng)于所述邏輯WH)。另一方面，在非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作時，非揮發(fā)性存儲部NVM的D系統(tǒng)輸出端(鐵電體元件CLla的負極端和鐵電體元件CLlb的正極端的連接節(jié)點)，從裝置外部直接輸入任意具有模擬電壓值的參照電壓信號Vref(相當(dāng)于源極放大器SA的第I輸入電壓SDnC)。因此，將非揮發(fā)性存儲部NVM的U系統(tǒng)輸出端出現(xiàn)的恢復(fù)電壓信號作為源極放大器SA的第2輸入信號SDC輸入，并通過步驟控制或者掃描(swe印)控制使作為源極放大器SA的第I輸入信號SDnC輸入的參照電壓信號Vref的電壓值依次發(fā)生變化,且每次都對回路結(jié)構(gòu)部LOOP中恢復(fù)的輸出信號Q的邏輯電平進行監(jiān)視，由此可以獲知在非揮發(fā)性存儲部NVM的U系統(tǒng)輸出端出現(xiàn)的恢復(fù)電壓信號(源極放大器SA的第2輸入信號SDC)的模擬電壓值。圖35是表不參照電壓信號Vref和輸出信號Q的關(guān)系的不意圖。還有,在本圖所示的測試順序中，以數(shù)據(jù)“O”寫入步驟(OS)、數(shù)據(jù)讀出步驟(R)、數(shù)據(jù)“I”寫入步驟(IS)、及數(shù)據(jù)讀出步驟(R)為I個周期，一邊在每個周期使參照電壓信號Vref的電壓值依次發(fā)生變38化，一邊每次都對回路結(jié)構(gòu)部LOOP中恢復(fù)的輸出信號Q的邏輯電平進行監(jiān)視，并基于監(jiān)視結(jié)果來測定非揮發(fā)性存儲部NVM的U系統(tǒng)輸出端出現(xiàn)的恢復(fù)電壓信號的模擬電壓值。還有，數(shù)據(jù)“O”寫入步驟(OS)、及數(shù)據(jù)“I”寫入步驟(IS)分別是在對回路結(jié)構(gòu)部LOOP輸入數(shù)據(jù)“O”及數(shù)據(jù)“I”之后，向非揮發(fā)性存儲部NVM中保存回路結(jié)構(gòu)部LOOP的存儲數(shù)據(jù)的步驟。而且，數(shù)據(jù)讀出步驟(R)是將非揮發(fā)性存儲部NVM的存儲數(shù)據(jù)回復(fù)到回路結(jié)構(gòu)部L00P，并將此恢復(fù)數(shù)據(jù)作為輸出信號Q讀出的步驟。下面，按照圖35的例子進行具體說明。首先，在第I周期XI，參照電壓信號Vref的電壓值設(shè)定成比第I恢復(fù)電壓電平VS0(S=0)、及第2恢復(fù)電壓電平VS0(S=I)都低的電壓值Vrefl。因此，無論向非揮發(fā)性存儲部NVM中寫入數(shù)據(jù)“O”還是數(shù)據(jù)“I”時，回路結(jié)構(gòu)部LOOP中均始終恢復(fù)成數(shù)據(jù)“I”。也就是說，第I周期Xl包含的兩次數(shù)據(jù)讀出步驟中，作為輸出信號Q均讀出數(shù)據(jù)“I”。接下來，在第2周期X2，參照電壓信號Vref的電壓值設(shè)定成比第I周期Xl中設(shè)定的電壓值Vrefl高的電壓值Vref2。還有，在圖35的例子中，電壓值Vref2比第I恢復(fù)電壓電平VSO(S=O)高，且比第2恢復(fù)電壓電平VS0(S=I)低。因此，向非揮發(fā)性存儲部NVM中寫入數(shù)據(jù)“O”時，回路結(jié)構(gòu)部LOOP中恢復(fù)數(shù)據(jù)“0”，向非揮發(fā)性存儲部NVM中寫入數(shù)據(jù)“I”時，回路結(jié)構(gòu)部LOOP中恢復(fù)數(shù)據(jù)“I”。也就是說，在第2周期X2包含的兩次數(shù)據(jù)讀出步驟中，作為輸出信號Q是依次讀出數(shù)據(jù)“O”和數(shù)據(jù)“I”。這種動作狀態(tài)表示判別存儲在非揮發(fā)性存儲部NVM中的數(shù)據(jù)的內(nèi)容(0/1)而向回路結(jié)構(gòu)部LOOP恢復(fù)數(shù)據(jù)的動作正常進行。在此時間點，可知第I恢復(fù)電壓電平VSO(S=0)是比電壓值Vrefl高且比電壓值Vref2低的電壓值。然后，在第3周期X3，參照電壓信號Vref的電壓值設(shè)定成比電壓值Vref2高的電壓值Vref3，接著在第4周期X4，參照電壓信號Vref的電壓值設(shè)定成比電壓值Vref3高的電壓值Vref4。其中，和電壓值Vref2—樣，電壓值Vref3及Vref4比第I恢復(fù)電壓電平VSO(S=0)高，且比第2恢復(fù)電壓電平VS0(S=I)低，所以向非揮發(fā)性存儲部NVM寫入數(shù)據(jù)“O”時，回路結(jié)構(gòu)部LOOP中恢復(fù)數(shù)據(jù)“0”，向非揮發(fā)性存儲部NVM寫入數(shù)據(jù)“I”時，回路結(jié)構(gòu)部LOOP中恢復(fù)數(shù)據(jù)“I”。也就是說，在第3周期X3及第4周期X4分別包含的兩次數(shù)據(jù)讀出步驟中，作為輸出信號Q是依次讀出數(shù)據(jù)“O”和數(shù)據(jù)“I”。接下來，在第5周期X5，參照電壓信號Vref的電壓值設(shè)定成比電壓值Vref4高的電壓值Vref5。還有，在圖35的例子中，電壓值Vref5變得比第I恢復(fù)電壓電平VS0(S=0)、及第2恢復(fù)電壓電平VS0(S=I)都高。因此，無論向非揮發(fā)性存儲部NVM寫入數(shù)據(jù)“O”還是數(shù)據(jù)“I”時，回路結(jié)構(gòu)部LOOP中始終都恢復(fù)數(shù)據(jù)“O”。也就是說，在第5周期X5包含的兩次數(shù)據(jù)讀出步驟中，作為輸出信號Q都是讀出數(shù)據(jù)“O”。在此時間點，可知第2恢復(fù)電壓電平VSO(S=I)是比電壓值Vref4高且比電壓值Vref5低的電壓值。還有，圖35的例子中雖然繼續(xù)描繪了之后第6步驟X6及后面的順序，但是在判明了第I恢復(fù)電壓電平VS0(S=0)、及第2恢復(fù)電壓電平VS0(S=I)雙方的模擬電壓值的時間點也可以結(jié)束測試順序。而且，在圖35中，舉例說明了將數(shù)據(jù)“O”寫入步驟(OS)、數(shù)據(jù)讀出步驟(R)、數(shù)據(jù)“I”寫入步驟(IS)、及數(shù)據(jù)讀出步驟(R)設(shè)為I個周期的測試順序，但是測試順序并不限定于此，例如，也可以構(gòu)成為將數(shù)據(jù)“O”寫入步驟(OS)和數(shù)據(jù)讀出步驟(R)設(shè)為I個周期，只測定第I恢復(fù)電壓電平VS0(S=O)之后，重新將數(shù)據(jù)“I”寫入步驟(IS)和數(shù)據(jù)讀出步驟(R)設(shè)為I個周期，只測定第2恢復(fù)電壓電平VS0(S=I)。而且，在所述說明中，舉例說明了從非揮發(fā)性存儲部NVM的U系統(tǒng)輸出端輸入至源極放大器SA的第2輸入信號SDC的模擬特性評估(第2輸入信號SDC的電壓值測定)的情況，但是對于從非揮發(fā)性存儲部NVM的D系統(tǒng)輸出端輸入至源極放大器SA的第I輸入信號SDnC的模擬特性評估(第I輸入信號SDnC的電壓值測定)的情況當(dāng)然也是相同的。也就是說，在進行第I輸入信號SDnC的電壓值測定時，只要從非揮發(fā)性存儲部NVM的D系統(tǒng)輸出端(鐵電體元件CLla的負極端和鐵電體元件CLlb的正極端的連接節(jié)點)引出和存儲數(shù)據(jù)的內(nèi)容相應(yīng)的恢復(fù)電壓信號(相當(dāng)于源極放大器SA的第I輸入電壓SDnC)，另一方面對非揮發(fā)性存儲部NVM的U系統(tǒng)輸出端(鐵電體元件CL2a的負極端和鐵電體元件CL2b的正極端的連接節(jié)點)直接輸入任意具有模擬電壓值的參照電壓信號Vref(相當(dāng)于源極放大器SA的第2輸入電壓SDC)，執(zhí)行和所述相同的測試順序便可。<掃描路徑>接下來，說明活用掃描路徑的數(shù)據(jù)保持裝置的測試動作。圖36是用來說明活用掃描路徑的數(shù)據(jù)保持裝置的測試動作的框圖。運算裝置I是并列包含X個(其中，X是2以上的整數(shù))暫存器REGlREGx的半導(dǎo)體集成電路裝置。還有，暫存器REGlREGx分別相當(dāng)于之前所述的第5變形例的數(shù)據(jù)保持裝置(參照圖26等)。在運算裝置I的正常動作時，從前段邏輯電路(未圖示)對暫存器REGlREGx分別輸入數(shù)據(jù)DlDx，從暫存器REGlREGx對后段邏輯電路(未圖示)分別輸出輸出信號QlQx0另一方面，在運算裝置I的測試動作時，暫存器REGlREGx為了透過掃描路徑而串聯(lián)連接成位移暫存器，從測試器(序列器)2輸入控制信號。也就是說，從測試器2向最前段的暫存器REGl輸入掃描數(shù)據(jù)SD1，暫存器REGl的掃描輸出信號SO作為掃描數(shù)據(jù)SD2而輸入至?xí)捍嫫鱎EG2。下一段之后的暫存器也一樣,將前段暫存器的掃描輸出信號作為后段暫存器的掃描數(shù)據(jù)依次輸入，并將最終段的暫存器REGx輸出的掃描輸出信號SOx輸入至測試器2。這樣，構(gòu)成為活用掃描路徑來進行數(shù)據(jù)保持裝置的測試動作，由此即便在測試對象的數(shù)據(jù)保持裝置(圖36中的暫存器REGlREGx)有多個的系統(tǒng)中，無需增大引向裝置外部的數(shù)據(jù)輸出端子的針數(shù)便可適當(dāng)?shù)剡M行測試動作。圖37A是表示活用掃描路徑的測試動作的一例的流程圖，基本上來說是沿襲之前圖35中例示的測試順序。首先，在步驟Sll中，向暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP輸入數(shù)據(jù)“O”。還有，作為數(shù)據(jù)“O”的輸入手法，可以采用從數(shù)據(jù)D的輸入端輸入數(shù)據(jù)“O”的手法、從掃描數(shù)據(jù)SD的輸入端輸入數(shù)據(jù)“O”的手法、或者通過使用外部重置信號RN重置回路結(jié)構(gòu)部LOOP而輸入數(shù)據(jù)“O”的手法中任一種。接下來，在步驟S12中，從暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP對各非揮發(fā)性存儲部NVM進行數(shù)據(jù)保存，接著在步驟S13中，從暫存器REGlREGx的各非揮發(fā)性存儲部NVM對各回路結(jié)構(gòu)部LOOP進行數(shù)據(jù)恢復(fù)。此時，在進行第I輸入信號SDnC的電壓值測定的情況下，直接輸入任意的參照電壓信號Vref作為第2輸入電壓SDC便可，相反，進行第2輸入信號SDC的電壓值測定的情況下,直接輸入任意的參照電壓信號Vref作為第I輸入電壓SDnC便可。關(guān)于這種數(shù)據(jù)保存/恢復(fù)動作和所述內(nèi)容相同，所以省略重復(fù)的說明。接下來，在步驟S14中，活用掃描路徑，進行暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP中恢復(fù)的數(shù)據(jù)的串聯(lián)輸出。具體來說，與X發(fā)的時鐘信號同步，從測試器2對最前段的暫存器REGl輸入X次的掃描數(shù)據(jù)SDl，與此相應(yīng)地，從最終段的暫存器REGx對測試器2輸出X次的掃描輸出信號SOx。也就是說，測試器2中將暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP中恢復(fù)的數(shù)據(jù)逆向(暫存器REGxREGl的順序)串聯(lián)輸出。還有，此時，忽略從測試器2對最前段的暫存器REGl輸入的掃描數(shù)據(jù)SDl的內(nèi)容。接下來，在步驟S15中，向暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP輸入數(shù)據(jù)“I”。還有，作為數(shù)據(jù)“I”的輸入手法，可以采用從數(shù)據(jù)D的輸入端輸入數(shù)據(jù)“I”的手法、從掃描數(shù)據(jù)SD的輸入端輸入數(shù)據(jù)“I”的手法、或者通過使用外部裝置信號SN設(shè)置回路結(jié)構(gòu)部LOOP而輸入數(shù)據(jù)“I”的手法中的任一種。接下來，在步驟S16中，從暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP對各非揮發(fā)性存儲部NVM進行數(shù)據(jù)保存，接著在步驟S17中，從暫存器REGlREGx的各非揮發(fā)性存儲部NVM對各回路結(jié)構(gòu)部LOOP進行數(shù)據(jù)恢復(fù)。此時，在進行第I輸入信號SDnC的電壓值測定的情況下，直接輸入任意的參照電壓信號Vref作為第2輸入電壓SDC便可，相反，在進行第2輸入信號SDC的電壓值測定的情況下,直接輸入任意的參照電壓信號Vref作為第I輸入電壓SDnC便可。關(guān)于這種數(shù)據(jù)保存/恢復(fù)動作和所述內(nèi)容相同，所以省略重復(fù)的說明。接下來，在步驟S18中，活用掃描路徑，進行暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP中恢復(fù)的數(shù)據(jù)的串聯(lián)輸出。具體來說，與X發(fā)的時鐘信號同步，從測試器2對最前段的暫存器REGl輸入X次的掃描數(shù)據(jù)SDl，與此相應(yīng)地，從最終段的暫存器REGx對測試器2輸出X次的掃描輸出信號SOx。也就是說，測試器2中將暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP中恢復(fù)的數(shù)據(jù)逆向(暫存器REGxREGl的順序)串聯(lián)輸出。接下來，在步驟S19中，更新參照電壓Vref的電壓值，將流程返回到步驟Sll中。將這種一系列步驟設(shè)為I個周期，執(zhí)行之前圖35中例示的測試順序，測定第I輸入信號SDnC或第2輸入信號SDC的電壓值。圖37B是表示活用掃描路徑的測試動作的另一例的流程圖，基本上來說是沿襲之前圖35中例示的測試順序。首先，在步驟S21中，向暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP輸入數(shù)據(jù)“O”。還有，作為數(shù)據(jù)“O”的輸入手法，可以采用從數(shù)據(jù)D的輸入端輸入數(shù)據(jù)“O”的手法、從掃描數(shù)據(jù)SD的輸入端輸入數(shù)據(jù)“O”的手法、或者通過使用外部重置信號RN重置回路結(jié)構(gòu)部LOOP而輸入數(shù)據(jù)“O”的手法中的任一種。接下來，在步驟S22中，從暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP對各非揮發(fā)性存儲部NVM進行數(shù)據(jù)保存，接著在步驟S23中，從暫存器REGlREGx的各非揮發(fā)性存儲部NVM對各回路結(jié)構(gòu)部LOOP進行數(shù)據(jù)恢復(fù)。此時，在進行第I輸入信號SDnC的電壓值測定的情況下，直接輸入任意的參照電壓信號Vref作為第2輸入電壓SDC便可，相反，在進行第2輸入信號SDC的電壓值測定的情況下,直接輸入任意的參照電壓信號Vref作為第I輸入電壓SDnC便可。關(guān)于這種數(shù)據(jù)保存/恢復(fù)動作和所述內(nèi)容相同，所以省略重復(fù)的說明。接下來，在步驟S24中，活用掃描路徑，進行暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP中恢復(fù)的數(shù)據(jù)的串聯(lián)輸出，并且對暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP進行數(shù)據(jù)“I”的串聯(lián)輸入。具體來說，與X發(fā)的時鐘信號同步，從測試器2對最前段的暫存器REGl輸入X次的數(shù)據(jù)“I”的掃描數(shù)據(jù)SDl，與此相應(yīng)地，從最終段的暫存器REGx對測試器2輸出X次的掃描輸出信號SOx。也就是說，對于測試器2來說，將暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP中恢復(fù)的數(shù)據(jù)逆向(暫存器REGxREGl的順序)串聯(lián)輸出，并且對于暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP來說，是將數(shù)據(jù)“I”依次串聯(lián)輸入。因此，可以將圖37A的步驟S14和步驟S15匯總于單一的步驟S24。接下來，在步驟S25中，從暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP對各非揮發(fā)性存儲部NVM進行數(shù)據(jù)保存，接著在步驟S26中，從暫存器REGlREGx的各非揮發(fā)性存儲部NVM對各回路結(jié)構(gòu)部LOOP進行數(shù)據(jù)恢復(fù)。此時，在進行第I輸入信號SDnC的電壓值測定的情況下，直接輸入任意的參照電壓信號Vref作為第2輸入電壓SDC便可，相反，在進行第2輸入信號SDC的電壓值測定的情況下,直接輸入任意的參照電壓信號Vref作為第I輸入電壓SDnC便可。關(guān)于這種數(shù)據(jù)保存/恢復(fù)動作和所述內(nèi)容相同，所以省略重復(fù)的說明。接下來，在步驟S27中，活用掃描路徑進行暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP中恢復(fù)的數(shù)據(jù)的串聯(lián)輸出，并且對暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP進行數(shù)據(jù)“O”的串聯(lián)輸入。具體來說，與X發(fā)的時鐘信號同步，從測試器2對最前段的暫存器REGl輸入X次的數(shù)據(jù)“O”的掃描數(shù)據(jù)SD1，與此相應(yīng)地，從最終段的暫存器REGx對測試器2輸出x次的掃描輸出信號SOx。也就是說，相對于測試器2來說，將暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP中恢復(fù)的數(shù)據(jù)逆向(暫存器REGxREGl的順序)串聯(lián)輸出，并且對于暫存器REGlREGx的各回路結(jié)構(gòu)部LOOP來說，是將數(shù)據(jù)“O”依次串聯(lián)輸入。因此，可以將圖37A的步驟S18和步驟Sll匯總于單一的步驟S27。接下來，在步驟S28中，更新參照電壓Vref的電壓值，將流程返回到步驟S22中。將這種一系列步驟設(shè)為I個周期，執(zhí)行之前圖35中例示的測試順序，測定第I輸入信號SDnC或第2輸入信號SDC的電壓值。如上所述，對于第5變形例的數(shù)據(jù)保持裝置來說，即便處于已經(jīng)組入系統(tǒng)的狀態(tài)，也可以詳細地進行鐵電體元件的模擬特性評估?！吹?變形例〉圖38是表示本發(fā)明的數(shù)據(jù)保持裝置的第6變形例的電路圖。還有，本變形例和之前的第5變形例(圖26)大體構(gòu)成相同，輸入到電路分離部SEP的只有回路結(jié)構(gòu)部LOOP的輸出信號Q。還有，電路分離部SEP對3態(tài)反相器INV9直接輸入輸出信號Q，另一方面，對3態(tài)反相器INV10透過另外新插入的反相器10'而輸入輸出信號Q的邏輯反轉(zhuǎn)信號。通過這種構(gòu)成，不用對回路結(jié)構(gòu)部LOOP施加任何修改，可以后附加電路分離部SEP、非揮發(fā)性存儲部NVM、及設(shè)置/重置控制部SRC等，因此能夠容易地將現(xiàn)有數(shù)據(jù)存儲裝置變成非揮發(fā)化。<第7變形例>圖39是表示本發(fā)明的數(shù)據(jù)保持裝置的第7變形例的電路圖。還有，本變形例相當(dāng)于如下構(gòu)成在圖I的數(shù)據(jù)保持裝置中將第I板線、第2板線、及F重置信號線分別分離成2個系統(tǒng)(U系統(tǒng)/D系統(tǒng))，再組入所述測試電路部TEST。首先，說明數(shù)據(jù)保持裝置的正常動作。圖40是表示正常動作時的裝置各部的動作狀態(tài)的電路圖。在數(shù)據(jù)保持裝置的正常動作時，回路結(jié)構(gòu)部LOOP中基于經(jīng)脈沖驅(qū)動的時鐘信號CLK或反轉(zhuǎn)時鐘信號CLKB，進行數(shù)據(jù)信號D的鎖定動作。而且，在數(shù)據(jù)保持裝置的正常動作時，電路分離部SEP中將控制信號El設(shè)為低電平(0)，開關(guān)SW3及SW4均斷開，而且控制信號E2設(shè)為高電平(1)，選擇多工器MUXl及MUX2的第I輸入端(I)。由此，在回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM電氣分離的狀態(tài)下，形成回路結(jié)構(gòu)部LOOP的正?；芈贰６?，在數(shù)據(jù)保持裝置的正常動作時，非揮發(fā)性存儲部NVM中輸入高電平(I)的F重置信號FRSTD,FRSTU0由此，晶體管Qla、Qlb、Q2a、Q2b均接通，鐵電體元件CLla、CLlb、CL2a、CL2b的各兩端之間均短路，所以能夠避免對各鐵電體元件意外的電壓施加。還有，此時，第I板線PL1D、PL1U、及第2板線PL2D、PL2U中均施加低電平(0)的電壓信號。而且，在數(shù)據(jù)保持裝置的正常動作時，測試電路部TEST中輸入低電平(0)的模擬使能信號TESTD、TESTU。由此，開關(guān)SW7SWlO均斷開，3態(tài)反相器INVllINV14均接通。還有，此時，第I數(shù)字板線PL1D、及第2數(shù)字板線PL2D中均施加高電平(I)的電壓信號。因此，第I板線PL1D、PL1U、及第2板線PL2D、PL2U中分別透過3態(tài)反相器INVllINV14而施加低電平(0)的電壓信號。而且，此時，第I模擬板線PL1D_A、PL1U_A、及第2模擬板線PL2D_A、PL2U_A中均施加低電平(0)的電壓信號。接下來，說明數(shù)據(jù)保持裝置的數(shù)據(jù)寫入動作(向非揮發(fā)性存儲部NVM保存數(shù)據(jù)的動作)。圖41是表示數(shù)據(jù)寫入動作時的裝置各部的動作狀態(tài)的電路圖。在數(shù)據(jù)保持裝置的數(shù)據(jù)寫入動作時，輸入至回路結(jié)構(gòu)部LOOP的時鐘信號CLK及反轉(zhuǎn)時鐘信號CLKB分別固定為低電平(0)及高電平(I)。由此，能夠以回路結(jié)構(gòu)部LOOP的存儲數(shù)據(jù)(也就是說，應(yīng)保存到非揮發(fā)性存儲部NVM的數(shù)據(jù))的內(nèi)容不變化的方式斷開數(shù)據(jù)信號D的輸入路徑，進一步可以提高對非揮發(fā)性存儲部NVM寫入數(shù)據(jù)的動作(數(shù)據(jù)保存動作)的穩(wěn)定性。而且，在數(shù)據(jù)保持裝置的數(shù)據(jù)寫入動作時，電路分離部SEP中將控制信號El設(shè)為高電平(1)，開關(guān)SW3及SW4接通，而且，控制信號E2設(shè)為高電平(I)，選擇多工器MUXl及MUX2的第I輸入端(I)。由此，在形成回路結(jié)構(gòu)部LOOP的正?；芈返臓顟B(tài)下，回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM電氣導(dǎo)通。而且，在數(shù)據(jù)保持裝置的數(shù)據(jù)寫入動作時，非揮發(fā)性存儲部NVM中輸入低電平(0)的F重置信號FRSTD,FRSTU。由此，晶體管Qla、Qlb、Q2a、Q2b均斷開，鐵電體元件CLla、CLlb、CL2a、CL2b的各兩端之間均為開放狀態(tài)(非短路狀態(tài))，所以能對各鐵電體元件施加數(shù)據(jù)寫入電壓。還有，此時，第I板線PL1D、PL1U、及第2板線PL2D、PL2U中作為所述數(shù)據(jù)寫入電壓均施加相同脈沖電壓信號(例如從高電平到低電平)。通過這種脈沖電壓信號的施加，將鐵電體元件內(nèi)部的殘留分極狀態(tài)設(shè)定成反轉(zhuǎn)狀態(tài)/非反轉(zhuǎn)狀態(tài)中的任一種。關(guān)于這一點和所述內(nèi)容相同，所以省略重復(fù)的說明。而且，在數(shù)據(jù)保持裝置的數(shù)據(jù)寫入動作時，測試電路部TEST中和正常動作時同樣地輸入低電平(0)的模擬使能信號TESTD、TESTU。由此，開關(guān)SW7SWlO均斷開，3態(tài)反相器INVllINV14均接通。還有，此時，第I數(shù)字板線PL1_D、及第2數(shù)字板線PL2_D中均施加相同脈沖電壓信號(例如從低電平到高電平)。因此，第I板線PL1D、PL1U、及第2板線PL2D、PL2U中分別透過3態(tài)反相器INVllINV14而施加相同脈沖電壓信號(例如從高電平到低電平)。而且，此時，第I模擬板線PL1D_A、PL1U_A、及第2模擬板線PL2D_A、PL2U_A中均施加低電平(O)的電壓信號。接下來，說明數(shù)據(jù)保持裝置的數(shù)據(jù)讀出動作(向回路結(jié)構(gòu)部LOOP恢復(fù)數(shù)據(jù)的動作)。圖42是表示數(shù)據(jù)讀出動作時的裝置各部的動作狀態(tài)的電路圖。在數(shù)據(jù)保持裝置的數(shù)據(jù)讀出動作時，輸入至回路結(jié)構(gòu)部LOOP的時鐘信號CLK及反轉(zhuǎn)時鐘信號CLKB和數(shù)據(jù)寫入動作時同樣地分別固定成低電平(O)及高電平(I)。還有，在數(shù)據(jù)讀出動作結(jié)束之后，重新開始時鐘信號CLK及反轉(zhuǎn)時鐘信號CLKB的脈沖驅(qū)動。而且，在數(shù)據(jù)保持裝置的數(shù)據(jù)讀出動作時，電路分離部SEP中將控制信號El設(shè)為低電平(0)，開關(guān)SW3及SW4斷開，而且，控制信號E2為低電平(O)，且選擇多工器MUXl及MUX2的第2輸入端(O)。由此，在能夠從非揮發(fā)性存儲部NVM向回路結(jié)構(gòu)部LOOP讀出數(shù)據(jù)的連接形態(tài)下，回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM電氣導(dǎo)通。而且，在數(shù)據(jù)保持裝置的數(shù)據(jù)讀出動作時，非揮發(fā)性存儲部NVM中輸入低電平(0)的F重置信號FRSTD,FRSTU。由此，晶體管Qla、Qlb、Q2a、Q2b均斷開，鐵電體元件CLla、CLlb、CL2a、CL2b的各兩端之間均為開放狀態(tài)(非短路狀態(tài))，所以能對各鐵電體元件施加數(shù)據(jù)讀出電壓。還有，此時，作為所述數(shù)據(jù)讀出電壓，將第2板線PL2D、PL2U維持為低電平，而對第I板線PL1D、PL1U施加既定的脈沖電壓信號(例如從低電平到高電平)。通過這種脈沖電壓信號的施加，非揮發(fā)性存儲部NVM的D系統(tǒng)輸出端(鐵電體兀件CLla的負極端和鐵電體元件CLlb的正極端的連接節(jié)點)、及U系統(tǒng)輸出端(鐵電體元件CL2a的負極端和鐵電體元件CL2b的正極端的連接節(jié)點)分別出現(xiàn)和鐵電體元件內(nèi)的殘留分極狀態(tài)對應(yīng)的節(jié)點信號Vl及V2。通過這種方式從非揮發(fā)性存儲部NVM讀出的恢復(fù)電壓信號(節(jié)點電壓Vl和節(jié)點電壓V2的電位差)在控制信號E2從低電平(0)提升為高電平(I)時被回路結(jié)構(gòu)部LOOP放大，作為輸出信號Q而恢復(fù)電源斷開前的保持數(shù)據(jù)。關(guān)于這一點和所述內(nèi)容相同，所以省略重復(fù)的說明。而且，在數(shù)據(jù)保持裝置的數(shù)據(jù)讀出動作時，測試電路部TEST中和正常動作時同樣地輸入低電平(0)的模擬使能信號TESTD、TESTU0由此，開關(guān)SW7SWlO均斷開，3態(tài)反相器INVllINV14均接通。還有，此時，第I數(shù)字板線PL1_D中施加既定的脈沖電壓信號(例如從高電平到低電平)，第2數(shù)字板線PL2_D中施加高電平⑴的電壓信號。因此，第I板線PL1D、PL1U中分別透過3態(tài)反相器INVll及INV12而施加相同脈沖電壓信號(例如從低電平到高電平)，第2板線PL2D、PL2U中分別透過3態(tài)反相器INV13及INV14而施加低電平(0)的電壓信號。而且，此時，第I模擬板線PL1D_A、PL1U_A、及第2模擬板線PL2D_A、PL2U_A中均施加低電平(0)的電壓信號。接下來，說明數(shù)據(jù)保持裝置的測試動作(鐵電體元件的模擬特性評估動作)。圖43是表示測試動作時(尤其是一系列測試動作順序包含的存儲數(shù)據(jù)的恢復(fù)步驟時)的裝置各部的動作狀態(tài)的電路圖。還有，以下列舉在非揮發(fā)性存儲部NVM的U系統(tǒng)輸出端出現(xiàn)的節(jié)點電壓V2的模擬特性評估的情況，將其稱為“非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作”而進行具體說明。在非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作時，輸入至回路結(jié)構(gòu)部LOOP的時鐘信號CLK及反轉(zhuǎn)時鐘信號CLKB和數(shù)據(jù)寫入動作時及數(shù)據(jù)讀出動作同樣地分別被固定成低電平(O)及高電平(I)。還有，在測試動作結(jié)束之后，重新開始時鐘信號CLK及反轉(zhuǎn)時鐘信號CLKB的脈沖驅(qū)動、測試動作。而且，在非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作時，電路分離部SEP中將控制信號El設(shè)為低電平(O)，開關(guān)SW3及SW4斷開，而且，控制信號Ε2為低電平(O)，且選擇多工器MUXl及MUX2的第2輸入端(O)。由此，在能夠從非揮發(fā)性存儲部NVM向回路結(jié)構(gòu)部LOOP讀出數(shù)據(jù)的連接形態(tài)下，回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM電氣導(dǎo)通。而且，在非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作時，非揮發(fā)性存儲部NVM的U系統(tǒng)中輸入低電平(O)的F重置信號FRSTU。由此，晶體管Q2a、Q2b均斷開，鐵電體元件CL2a、CL2b的各兩端之間均為開放狀態(tài)(非短路狀態(tài))，所以能對各鐵電體元件施加數(shù)據(jù)讀出電壓。還有，此時，作為所述數(shù)據(jù)讀出電壓，將第2板線PL2U維持為低電平而對第I板線PLlU施加既定的脈沖電壓信號(例如從低電平到高電平)。通過這種脈沖電壓信號的施加，非揮發(fā)性存儲部NVM的U系統(tǒng)輸出端(鐵電體元件CL2a的負極端和鐵電體元件CL2b的正極端的連接節(jié)點)出現(xiàn)和鐵電體元件內(nèi)的殘留分極狀態(tài)對應(yīng)的節(jié)點電壓V2。關(guān)于這一點和所述內(nèi)容相同，所以省略重復(fù)的說明。另一方面，在非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作時，非揮發(fā)性存儲部NVM的D系統(tǒng)中輸入高電平(I)的F重置信號FRSTD。由此，晶體管Qla、Qlb均接通，鐵電體元件CLla、CLlb的各兩端之間均短路。而且，此時，第I板線PL1D、及第2板線PL2D中均施加具有既定的模擬電壓值的參照電壓信號Vref。因此，非揮發(fā)性存儲部NVM的D系統(tǒng)輸出端(鐵電體元件CLla的負極端和鐵電體元件CLlb的正極端的連接節(jié)點)出現(xiàn)的節(jié)點電壓Vl變成所述參照電壓信號Vref。而且，在非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作時，輸入至測試電路部TEST的U系統(tǒng)的模擬使能信號TESTU為低電平(O)。由此，開關(guān)SW7、SW9均斷開，3態(tài)反相器INV11、INV13均接通。還有，此時，第I數(shù)字板線PL1_D中施加既定的脈沖電壓信號(例如從高電平到低電平)，第2數(shù)字板線PL2_D中施加高電平⑴的電壓信號。因此，U系統(tǒng)的第I板線PLlU中透過3態(tài)反相器INVll而施加既定的脈沖電壓信號(例如從低電平到高電平)，U系統(tǒng)的第2板線PL2U中透過3態(tài)反相器INV13而施加低電平(O)的電壓信號。還有，此時，U系統(tǒng)的第I模擬板線PL1U_A、及U系統(tǒng)的第2模擬板線PL2U_A中均施加低電平(O)的電壓信號。另一方面，在非揮發(fā)性存儲部NVM的U系統(tǒng)測試動作時，輸入至測試電路部TEST的D系統(tǒng)的模擬使能信號TESTD為高電平(I)。由此，開關(guān)SW8、SfflO均接通，3態(tài)反相器INV12、INV14均斷開。還有，此時，D系統(tǒng)的第I模擬板線PL1D_A、及D系統(tǒng)的第2模擬板線PL2D_A中均施加既定電壓值的參照電壓信號Vref。因此，D系統(tǒng)的第I板線PL1D、及D系統(tǒng)的第2板線PL2D中分別透過開關(guān)SW8、SW10而施加既定電壓值的參照電壓信號Vref。這樣，讀出在非揮發(fā)性存儲部NVM的U系統(tǒng)輸出端出現(xiàn)的節(jié)點電壓V2，并通過步驟控制或者掃描控制使作為節(jié)點電壓Vl輸入的參照電壓信號Vref的電壓值依次發(fā)生變化，且每次都對回路結(jié)構(gòu)部LOOP中恢復(fù)的輸出信號Q的邏輯電平進行監(jiān)視，由此可以獲知在非揮發(fā)性存儲部NVM的U系統(tǒng)輸出端出現(xiàn)的節(jié)點電壓V2的模擬電壓值。關(guān)于這一點和所述內(nèi)容相同，所以省略詳細說明。而且，在希望知道非揮發(fā)性存儲部NVM的D系統(tǒng)輸出端出現(xiàn)的節(jié)點電壓Vl的模擬電壓值的情況下，進行和所述內(nèi)容相反的控制便可，關(guān)于這一點和所述說明相同。這樣，對于在進行數(shù)據(jù)保存/恢復(fù)時必須停止時鐘信號的數(shù)據(jù)保持裝置，當(dāng)然也可以組入測試電路部TEST。<數(shù)據(jù)破壞防止動作>圖44是用來說明電源接通/斷開時的數(shù)據(jù)破壞防止動作的時序圖，從上往下依次描繪了電源電壓VDD、外部時鐘信號CP、數(shù)據(jù)信號D、掃描控制信號SC、掃描數(shù)據(jù)SD、外部重置信號RN、外部裝置信號SN、數(shù)據(jù)保持控制信號HS、控制信號El、感測放大器使能信號SAE、U系統(tǒng)的F重置信號FRSTU、D系統(tǒng)的F重置信號FRSTD、第I數(shù)字板線PL1_D、第2數(shù)字板線PL2_D、U系統(tǒng)的第I模擬板線PL1U_A、U系統(tǒng)的第2模擬板線PL2U_A、D系統(tǒng)的第I模擬板線PL1D_A、D系統(tǒng)的第2模擬板線PL2D_A、U系統(tǒng)的模擬使能信號TESTU、D系統(tǒng)的模擬使能信號TESTD、掃描輸出數(shù)據(jù)S0、及輸出信號Q。如本時序圖所示，在本發(fā)明的數(shù)據(jù)保持裝置中，在電源接通/斷開時等過渡狀態(tài)下，即便對鐵電體元件施加電壓信號的驅(qū)動器(INV)發(fā)生誤動作的情況下，也進行適當(dāng)?shù)捻樞蚩刂疲员悴粫﹁F電體元件的兩端之間施加導(dǎo)致非揮發(fā)性存儲部NVM中存儲的數(shù)據(jù)被破壞的程度的高電壓。由此，能夠進行高可靠性的非揮發(fā)存儲?！纯刂齐娐贰到酉聛?，例如作為用來控制數(shù)據(jù)保持裝置的數(shù)據(jù)保存/恢復(fù)動作的機構(gòu)，說明可以適宜利用的控制電路。圖46是表示控制電路的一構(gòu)成例的框圖。本構(gòu)成例的控制電路10包括控制部11、內(nèi)部時鐘生成部12及重置部13?？刂撇?1是和內(nèi)部時鐘信號LCLK或者外部時鐘信號EXCLK同步而動作的序列器，其檢測觸發(fā)信號TRIGGER包含的特定信號圖案(本構(gòu)成例中為脈沖邊緣)而生成控制對象電路20的控制信號NVCTL。還有，控制部11中除了輸入所述觸發(fā)信號TRIGGER、內(nèi)部時鐘信號LCLK、及外部時鐘信號EXCLK以外，還輸入用來進行控制部11初始化的內(nèi)部重置信號RSTN、用來執(zhí)行控制部11的測試動作的掃描路徑輸入信號SCIN及掃描路徑使能信號SCEN、以及選擇和內(nèi)部時鐘信號LCLK與外部時鐘信號EXCLK的哪一個同步進行動作的時鐘選擇信號CSEL。而且，從控制部11輸出內(nèi)部時鐘生成使能信號LCLKEN及掃描路徑輸出信號SCOUT。內(nèi)部時鐘生成部12在觸發(fā)信號TRIGGER出現(xiàn)脈沖邊緣時開始生成控制部11的動作所需的內(nèi)部時鐘信號LCLK，至少在控制部11中控制信號NVCTL的生成處理結(jié)束之前持續(xù)生成內(nèi)部時鐘信號LCLK，之后停止生成內(nèi)部時鐘信號LCLK。也就是說，內(nèi)部時鐘生成部12只在需要使控制部11動作時才生成內(nèi)部時鐘LCLK。根據(jù)具有這種內(nèi)部時鐘生成部12的構(gòu)成，沒有必要將時鐘供給源設(shè)置在控制電路10外部，所以能有助于裝置零件數(shù)的削減及成本降低。而且，根據(jù)本構(gòu)成例的控制電路10，控制部11及內(nèi)部時鐘生成部12可以不進行不必要的動作，所以能減少控制電路10的耗電(進而減少裝置整體的耗電)。重置部13監(jiān)視電源電壓VDD而生成用來將控制部11及內(nèi)部時鐘生成部12初始化的內(nèi)部重置信號RSTN。圖47是表示利用內(nèi)部時鐘信號LCLK的控制電路10的基本動作例的時序圖，從上往下依次描繪了觸發(fā)信號TRIGGER、內(nèi)部重置信號RSTN、掃描路徑使能信號SCEN、時鐘選擇信號CSEL、外部時鐘信號EXCLK、掃描路徑輸入信號SCIN、掃描路徑輸出信號SCOUT、內(nèi)部時鐘生成使能信號LCLKEN、內(nèi)部時鐘信號LCLK、及控制信號NVCTL。在本動作例中，內(nèi)部重置信號RSTN始終設(shè)為高電平(重置解除狀態(tài))，掃描路徑使能信號SCEN始終設(shè)為低電平(掃描路徑失效狀態(tài))，時鐘選擇信號CSEL始終設(shè)為低電平(內(nèi)部時鐘信號選擇狀態(tài))。還有，在本動作例中，外部時鐘信號EXCLK、掃描輸入信號SCIN、及掃描輸出信號SCOUT均忽略。在觸發(fā)信號TRIGGER維持為低電平期間(I)，控制部11變成等待觸發(fā)信號TRIGGER及內(nèi)部時鐘信號LCLK的邊緣輸入的狀態(tài)。此時，控制信號NVCTL維持成用來將控制對象電路20設(shè)為待機狀態(tài)(WAIT)的邏輯電平，內(nèi)部時鐘生成使能信號LCLKEN維持成低電平(內(nèi)部時鐘生成失效狀態(tài))。還有，所謂控制對象電路20的待機狀態(tài)(WAIT)，是指控制對象電路20未執(zhí)行下述處理A或者處理B的狀態(tài)，控制對象電路20可以執(zhí)行處理A或者處理B以外的處理。而且，內(nèi)部時鐘生成部12變成等待觸發(fā)信號TRIGGER的邊緣輸入的狀態(tài)。此時，內(nèi)部時鐘信號LCLK維持成低電平。在期間⑵，內(nèi)部時鐘生成部12在觸發(fā)信號TRIGGER提升為高電平時開始生成內(nèi)部時鐘信號LCLK，在內(nèi)部時鐘生成使能信號LCLKEN下降為低電平時，停止生成內(nèi)部時鐘信號LCLK?？刂撇?1與內(nèi)部時鐘信號LCLK同步而生成控制信號NVCTL。此時，控制部11辨識出觸發(fā)信號TRIGGER為高電平，生成用來對控制對象電路20執(zhí)行既定的處理A的控制信號NVCTL。而且，控制部11接受內(nèi)部時鐘信號LCLK的第I脈沖而將內(nèi)部時鐘生成使能信號LCLKEN提升為高電平(內(nèi)部時鐘生成有效狀態(tài))，并結(jié)束處理A的順序動作后，將內(nèi)部時鐘生成使能信號LCLKEN下降為低電平。在觸發(fā)信號TRIGGER維持為高電平的期間(3)，控制部11變成等待觸發(fā)信號TRIGGER及內(nèi)部時鐘信號LCLK的邊緣輸入的狀態(tài)。此時，控制信號NVCTL維持成用來將控制對象電路20設(shè)為待機狀態(tài)(WAIT)的邏輯電平，內(nèi)部時鐘生成使能信號LCLKEN維持為低電平。而且，內(nèi)部時鐘生成部12變成等待觸發(fā)信號TRIGGER的邊緣輸入的狀態(tài)。此時，內(nèi)部時鐘信號LCLK維持為低電平。在期間⑷，內(nèi)部時鐘生成部12在觸發(fā)信號TRIGGER下降為低電平時開始生成內(nèi)部時鐘信號LCLK，在內(nèi)部時鐘生成使能信號LCLKEN下降為低電平時停止生成內(nèi)部時鐘信號LCLK?？刂撇?1與內(nèi)部時鐘信號LCLK同步而生成控制信號NVCTL。此時，控制部12辨識出觸發(fā)信號TRIGGER為低電平，生成用來對控制對象電路20執(zhí)行既定的處理B的控制信號NVCTL。而且，控制部11接受內(nèi)部時鐘信號LCLK的第I脈沖而將內(nèi)部時鐘生成使能信號LCLKEN提升為高電平，并結(jié)束處理B的順序動作之后，將內(nèi)部時鐘生成使能信號LCLKEN下降為低電平。在觸發(fā)信號TRIGGER維持為低電平的期間(5)，控制部11變成等待觸發(fā)信號TRIGGER及內(nèi)部時鐘信號LCLK的邊緣輸入的狀態(tài)。此時，控制信號NVCTL維持成用來將控制對象電路20設(shè)為待機狀態(tài)(WAIT)的邏輯電平，內(nèi)部時鐘生成使能信號LCLKEN維持為低電平。而且，內(nèi)部時鐘生成部12變成等待觸發(fā)信號TRIGGER的邊緣輸入的狀態(tài)。此時，內(nèi)部時鐘信號LCLK維持為低電平。如上所述，控制部11控制控制信號NVCTL，根據(jù)觸發(fā)信號TRIGGER出現(xiàn)的脈沖邊緣的提升/下降，而對控制對象電路20執(zhí)行不同的處理A、B。接下來，說明使用本構(gòu)成例的控制電路10來控制數(shù)據(jù)保持裝置的數(shù)據(jù)保存/恢復(fù)動作的情況。這種情況下，所述的回路結(jié)構(gòu)部LOOP、非揮發(fā)存儲部NVM、及電路分離部SEP等相當(dāng)于控制對象電路20，所述F重置信號FRST、控制信號El及E2、第I板線PL1、以及第2板線PL2等相當(dāng)于控制信號NVCTL。還有，對于觸發(fā)信號TRIGGER來說，可以使用監(jiān)視電源電壓VDD的通用外部重置IC等來生成。例如可以使用電源電壓VDD若高于標準值90%則變成高電平、若低于90%則變成低電平的系統(tǒng)重置信號作為觸發(fā)信號TRIGGER。如果由于電源接通，電源電壓VDD高于規(guī)定值90%，則觸發(fā)信號TRIGGER變成高電平，以其上升邊緣為觸發(fā)開始生成內(nèi)部時鐘信號LCLK。而且，在控制對象電路20中進行和控制信號NVCTL相應(yīng)的數(shù)據(jù)恢復(fù)處理(=處理A)。當(dāng)數(shù)據(jù)恢復(fù)處理結(jié)束之后，停止生成內(nèi)部時鐘信號LCLK。然后，在電源電壓VDD高于規(guī)定值90%期間，控制對象電路20中進行正常的邏輯動作。如果由于電源斷開，電源電壓VDD低于規(guī)定值90%，則觸發(fā)信號TRIGGER變成低電平，以其下降邊緣為觸發(fā)而開始生成內(nèi)部時鐘信號LCLK。而且，控制對象電路20中進行和控制信號NVCTL相應(yīng)的數(shù)據(jù)保存處理(=處理B)。當(dāng)數(shù)據(jù)保存處理結(jié)束之后，停止生成內(nèi)部時鐘信號LCLK。然后，在電源電壓VDD低于規(guī)定值90%期間，控制對象電路20中利用非揮發(fā)邏輯進行數(shù)據(jù)保持。圖48是表示利用外部時鐘信號EXCLK的控制電路10的基本動作例的時序圖，從上往下依次描繪了觸發(fā)信號TRIGGER、內(nèi)部重置信號RSTN、掃描路徑使能信號SCEN、時鐘選擇信號CSEL、外部時鐘信號EXCLK、掃描路徑輸入信號SCIN、掃描路徑輸出信號SCOUT、內(nèi)部時鐘生成使能信號LCLKEN、內(nèi)部時鐘信號LCLK、及控制信號NVCTL。在本動作例中，內(nèi)部重置信號RSTN始終設(shè)為高電平(重置解除狀態(tài))，掃描路徑使能信號SCEN始終設(shè)為低電平(掃描路徑失效狀態(tài))，時鐘選擇信號CSEL始終設(shè)為高電平(外部時鐘信號選擇狀態(tài))。而且，內(nèi)部時鐘生成使能信號LCLKEN始終為低電平(內(nèi)部時鐘生成失效狀態(tài))，外部時鐘信號EXCLK始終輸入。還有，在本動作例中，掃描輸入信號SCIN、及掃描輸出信號SCOUT忽略。在觸發(fā)信號TRIGGER維持成低電平的期間(I)，控制部11變成等待觸發(fā)信號TRIGGER的邊緣輸入的狀態(tài)。此時，控制信號NVCTL維持成用來將控制對象電路20設(shè)為待機狀態(tài)(WAIT)的邏輯電平。而且，內(nèi)部時鐘生成部12變成等待觸發(fā)信號TRIGGER的邊緣輸入的狀態(tài)。此時，內(nèi)部時鐘信號LCLK維持為低電平。在期間⑵，內(nèi)部時鐘生成部12在觸發(fā)信號TRIGGER提升為高電平時開始生成內(nèi)部時鐘信號LCLK。但是，由于內(nèi)部時鐘生成使能信號LCLKEN始終維持為低電平，所以內(nèi)部時鐘信號LCLK的生成動作不再繼續(xù)而是停止。控制部11和外部時鐘信號EXCLK同步而生成控制信號NVCTL。此時，控制部11辨識出觸發(fā)信號TRIGGER為高電平，生成用來對控制對象電路20執(zhí)行處理A的控制信號NVCTL。在觸發(fā)信號TRIGGER維持高電平的期間(3)，控制部11變成獲得觸發(fā)信號TRIGGER的邊緣輸入的狀態(tài)。此時，控制信號NVCTL維持成用來將控制對象電路20設(shè)為待機狀態(tài)(WAIT)的邏輯電平。而且，內(nèi)部時鐘生成部12變成等待觸發(fā)信號TRIGGER的邊緣輸入的狀態(tài)。此時，內(nèi)部時鐘信號LCLK維持為低電平。48在期間⑷，內(nèi)部時鐘生成部12在觸發(fā)信號TRIGGER下降為低電平時開始生成內(nèi)部時鐘信號LCLK。但是，由于內(nèi)部時鐘生成使能信號LCLKEN始終維持為低電平，所以內(nèi)部時鐘信號LCLK的生成動作不再繼續(xù)而是停止?？刂撇?1和外部時鐘信號EXCLK同步而生成控制信號NVCTL。此時，控制部11辨識出觸發(fā)信號TRIGGER為低電平，生成用來對控制對象電路20執(zhí)行處理B的控制信號NVCTL。在觸發(fā)信號TRIGGER維持為低電平的期間(5)，控制部11變成等待觸發(fā)信號TRIGGER的邊緣輸入的狀態(tài)。此時，控制信號NVCTL維持為用來將控制對象電路20設(shè)為待機狀態(tài)(WAIT)的邏輯電平。而且，內(nèi)部時鐘生成部12變成等待觸發(fā)信號TRIGGER的邊緣輸入的狀態(tài)。此時，內(nèi)部時鐘信號LCLK維持為低電平。如上所述，本構(gòu)成例的控制電路10在執(zhí)行動作時除了使用內(nèi)部時鐘信號LCLK以外，還使用從外部輸入的外部時鐘信號EXCLK。通過這種構(gòu)成，可以根據(jù)使用者的用途，來任意選擇內(nèi)部時鐘信號LCLK和外部時鐘信號EXCLK。尤其是，為了實現(xiàn)下述測試動作，和外部時鐘信號EXCLK同步而動作就變成必須的條件。而且，在利用時鐘選擇信號CSEL而選擇外部時鐘信號EXCLK的情況下，由于內(nèi)部重置生成使能信號LCLKEN始終為低電平，所以即便觸發(fā)信號TRIGGER出現(xiàn)脈沖邊緣，內(nèi)部時鐘信號LCLK也不會繼續(xù)生成。因此，可以避免內(nèi)部時鐘生成部12的電力浪費。圖49是表示利用外部時鐘信號EXCLK的控制電路10的測試動作例的時序圖，從上往下依次描繪了觸發(fā)信號TRIGGER、內(nèi)部重置信號RSTN、掃描路徑使能信號SCEN、時鐘選擇信號CSEL、外部時鐘信號EXCLK、掃描路徑輸入信號SCIN、掃描路徑輸出信號SCOUT、內(nèi)部時鐘生成使能信號LCLKEN、內(nèi)部時鐘信號LCLK、及控制信號NVCTL。在本動作例中，內(nèi)部重置信號RSTN始終設(shè)為高電平(重置解除狀態(tài)),時鐘選擇信號CSEL始終設(shè)為高電平(外部時鐘信號選擇狀態(tài))。而且，內(nèi)部時鐘生成使能信號LCLKEN始終設(shè)為低電平(內(nèi)部時鐘生成失效狀態(tài))，且始終輸入外部時鐘信號EXCLK。在掃描路徑使能信號SCEN維持為低電平的期間(1)，控制部11變成觸發(fā)信號TRIGGER的邊緣輸入的狀態(tài)。此時，控制信號NVCTL維持為用來將控制對象電路20設(shè)為待機狀態(tài)(WAIT)的邏輯電平。而且，內(nèi)部時鐘生成部12變成等待觸發(fā)信號TRIGGER的邊緣輸入的狀態(tài)。此時，內(nèi)部時鐘信號LCLK維持為低電平。在掃描路徑使能信號SCEN維持為高電平的期間(2)，控制部11和外部時鐘信號EXCLK同步，而進行利用掃描路徑的測試動作(掃描輸入信號SCIN及掃描輸出信號SCOUT的輸入輸出)。此時，控制信號NVCTL維持為用來將控制對象電路20設(shè)為待機狀態(tài)(WAIT)的邏輯電平。也就是說，控制部11具備無關(guān)于其內(nèi)部狀態(tài)而對控制對象電路20輸出固定值的控制信號NVCTL的動作模式(測試模式)。通過這種構(gòu)成，測試動作中控制對象電路20不會進行假定以外的動作。還有，在測試動作中觸發(fā)信號TRIGGER提升為高電平的情況下，內(nèi)部時鐘生成部12開始生成內(nèi)部時鐘信號LCLK。但是，由于內(nèi)部時鐘生成使能信號LCLKEN始終維持為低電平，所以內(nèi)部時鐘信號LCLK的生成動作不再繼續(xù)而是停止。因此，在利用掃描路徑的測試動作中內(nèi)部時鐘生成部12也不會進行假定以外的動作。當(dāng)所述測試動作結(jié)束之后，在掃描路徑使能信號SCEN維持為低電平的期間(3)，控制部11變成等待觸發(fā)信號TRIGGER的邊緣輸入的狀態(tài)。此時，控制信號NVCTL維持為用來將控制對象電路20設(shè)為待機狀態(tài)(WAIT)的邏輯電平。而且，內(nèi)部時鐘生成部12變成等待觸發(fā)信號TRIGGER的邊緣輸入的狀態(tài)。此時，內(nèi)部時鐘信號LCLK維持為低電平。如上所述，本構(gòu)成例的控制電路10設(shè)置了和外部時鐘信號EXCLK同步的測試模式。通過這種構(gòu)成，在和外部時鐘信號EXCLK同步的控制之下，能夠進行控制電路10的測試，所以能夠不降低控制電路10的測試性而導(dǎo)入內(nèi)部時鐘生成部12。〈內(nèi)部時鐘生成部〉圖50是表示內(nèi)部時鐘生成部12的一構(gòu)成例的框圖。本構(gòu)成例的內(nèi)部時鐘生成部12包括低通濾波器121、鎖定部122、脈沖生成部123、時鐘生成部124、以及或運算器125。低通濾波器121將和觸發(fā)信號TRIGGER重疊的高頻成分(噪音成分)去除而生成要素信號NA。根據(jù)包含這種低通濾波器121的構(gòu)成，可以減少由于噪音成分引起的誤動作。還有，低通濾波器121具有根據(jù)內(nèi)部重置信號RSTN而使其動作狀態(tài)初始化的功能。鎖定部122在內(nèi)部時鐘生成使能信號LCLKEN為低電平(內(nèi)部時鐘生成失效狀態(tài))時，使要素信號NA直接作為要素信號NB通過，另一方面，在內(nèi)部時鐘生成使能信號LCLKEN為高電平(內(nèi)部時鐘生成有效狀態(tài))時，將內(nèi)部時鐘生成使能信號LCLKEN到達上升邊緣的時間點的要素信號NA作為要素信號NB而鎖定輸出。也就是說，鎖定部122是作為進行內(nèi)部時鐘生成部12內(nèi)的觸發(fā)信號TRIGGER的傳播控制的信號傳播控制電路而使用。根據(jù)包含這種信號傳播控制電路的構(gòu)成，在內(nèi)部時鐘信號LCLK的生成動作中到達觸發(fā)信號TRIGGER的脈沖邊緣，時鐘生成動作也不會產(chǎn)生異常。還有，鎖定部122具有根據(jù)內(nèi)部重置信號RSTN而使其動作狀態(tài)初始化的功能。而且，在本構(gòu)成例中，列舉了使用鎖定部122作為所述信號傳播控制電路的例子，但是本發(fā)明的構(gòu)成并不限定于此，可以使用通過要素信號NA和內(nèi)部時鐘生成使能信號LCLKEN的或運算而生成要素信號NB的或運算器，來代替所述鎖定部122。每當(dāng)要素信號NB到達脈沖邊緣時，脈沖生成部123生成第I內(nèi)部時鐘信號LCLKl的單觸發(fā)(one-shot)脈沖。而且，根據(jù)時鐘生成部124的電路構(gòu)成，脈沖生成部123向時鐘生成部124輸出對要素信號NB賦予既定延遲而成的要素信號NC。還有，脈沖生成部123具有根據(jù)內(nèi)部重置信號RSTN而使其動作狀態(tài)初始化的功能。時鐘生成部124接受內(nèi)部時鐘生成使能信號LCLKEN(或者要素信號NC)的輸入而生成第2內(nèi)部時鐘信號LCLK2。還有，時鐘生成部124具有根據(jù)內(nèi)部重置信號RSTN而使其動作狀態(tài)初始化的功能?；蜻\算器125通過進行第I內(nèi)部時鐘信號LCLKl和第2內(nèi)部時鐘信號LCLK2的或運算，而生成內(nèi)部時鐘信號LCLK。圖51是表示內(nèi)部時鐘生成動作的一例的時序圖，從上往下依次描繪了觸發(fā)信號TRIGGER、要素信號NA及NB、第I內(nèi)部時鐘信號LCLK1、第2內(nèi)部時鐘信號LCLK2、內(nèi)部時鐘信號LCLK、以及內(nèi)部時鐘生成使能信號LCLKEN。還有，圖中的符號(I)表示內(nèi)部時鐘生成部12處于等待觸發(fā)信號TRIGGER的邊緣的狀態(tài)，符號(2)表示內(nèi)部時鐘生成部12處于內(nèi)部時鐘信號LCLK的生成動作狀態(tài)。首先，利用低通濾波器121，將包含于觸發(fā)信號TRIGGER內(nèi)的噪音成分去除。觸發(fā)信號TRIGGER的上升邊緣作為要素信號NA的上升邊緣而傳播至鎖定部122，進一步作為要素信號NB的上升邊緣而傳播至脈沖生成部123。而且，脈沖生成部123根據(jù)要素信號NB的上升邊緣，而生成第I內(nèi)部時鐘信號LCLKl的單觸發(fā)脈沖。由此，內(nèi)部時鐘信號LCLK提升50為第I發(fā)脈沖，內(nèi)部時鐘生成使能信號LCLKEN通過控制部11而被設(shè)為高電平。這樣一來，鎖定部122變成將內(nèi)部時鐘生成使能信號LCLKEN到達上升邊緣的時間點的要素信號NA作為要素信號NB鎖定輸出的狀態(tài)，之后，直到內(nèi)部時鐘信號LCLK的生成動作結(jié)束為止，忽略觸發(fā)信號TRIGGER的脈沖邊緣。另一方面，在時鐘生成部124中，將內(nèi)部時鐘生成使能信號LCLKEN設(shè)為高電平的期間，持續(xù)生成第2內(nèi)部時鐘信號LCLK2(進一步為內(nèi)部時鐘信號LCLK)。然后，控制部11在接受既定處理所需的最后脈沖的時間點，將內(nèi)部時鐘生成使能信號LCLKEN設(shè)為低電平。由此，時鐘生成部124停止第2內(nèi)部時鐘信號LCLK2的生成動作，鎖定部122返回到將要素信號NA作為要素信號NB通過的狀態(tài)，也就是觸發(fā)信號TRIGGER的邊緣等待狀態(tài)。因此，之后在出現(xiàn)觸發(fā)信號TRIGGER的下降邊緣的情況下，通過執(zhí)行和所述相同的動作，而生成內(nèi)部時鐘信號LCLK。而且，如圖52所示，在和觸發(fā)信號TRIGGER的上升邊緣相應(yīng)的內(nèi)部時鐘信號LCLK的生成動作中(也就是說，內(nèi)部時鐘生成使能信號LCLKEN的高電平期間)，在觸發(fā)信號TRIGGER到達下降邊緣，且之后觸發(fā)信號TRIGGER(進一步為要素信號NA)維持為低電平的情況下，在內(nèi)部時鐘信號LCLK的生成動作結(jié)束而內(nèi)部時鐘生成使能信號LCLKEN下降為低電平的時間點，大體上無延遲地在要素信號NB產(chǎn)生下降邊緣。因此，當(dāng)和觸發(fā)信號TRIGGER的上升邊緣相應(yīng)的內(nèi)部時鐘信號LCLK的生成動作結(jié)束之后，基本沒有空閑期間地進行和觸發(fā)信號TRIGGER的下降邊緣相應(yīng)的內(nèi)部時鐘信號LCLK的生成動作。<低通濾波器>圖53A是表示低通濾波器121的第I構(gòu)成例的電路圖。本構(gòu)成例的低通濾波器121是包含電阻121a、電容器121b、施密特觸發(fā)器(schmitttrigger)121c、N通道型場效晶體管121d、及反相器121e的被動(passive)低通濾波器。還有，當(dāng)內(nèi)部重置信號RSTN為低電平時，晶體管121d變得接通，所以電容器121b被放電，低通濾波器121的動作狀態(tài)被初始化。圖53B是表示低通濾波器121的第2構(gòu)成例的電路圖。本構(gòu)成例的低通濾波器121的構(gòu)成和第I構(gòu)成例大體相同，其包含每單位面積的電容較大的鐵電體電容器121f來代替電容器121b。通過這種構(gòu)成，可以縮小低通濾波器121內(nèi)的電容器占據(jù)面積。圖54A是表示低通濾波器121的第3構(gòu)成例的電路圖。本構(gòu)成例的低通濾波器121是包含運算放大器121A、電阻121B及121C、電容器121D、施密特觸發(fā)121E、N通道型場效晶體管121F、及反相器121G的主動低通濾波器。圖54B是表示低通濾波器121的第4構(gòu)成例的電路圖。本構(gòu)成例的低通濾波器121的構(gòu)成和第3構(gòu)成例大體相同，其包含每單位面積的電容較大的鐵電體電容器121H來代替電容器121D。通過這種構(gòu)成，可以縮小低通濾波器121內(nèi)的電容器占據(jù)面積。<脈沖生成部>圖55是表示脈沖生成部123的一構(gòu)成例的框圖。本構(gòu)成例的脈沖生成部123包含延遲段123a及123b、及排他或運算器123c。延遲段123a對要素信號NB賦予既定延遲而生成要素信號ND。延遲段123b對要素信號ND賦予既定延遲而生成要素信號NC。排他或運算器123c進行要素信號ND和要素信號NC的排他或運算，生成第I內(nèi)部時鐘信號LCLKl。若透過延遲段123a及123b而不斷傳播要素信號NB的脈沖邊緣，則要素信號ND和要素信號NC的邏輯電平暫時變得不一致，第I內(nèi)部時鐘信號LCLKl中產(chǎn)生脈沖(參照圖56)。也就是說，若將要素信號NB(進而觸發(fā)信號TRIGGER)的脈沖邊緣傳播至脈沖生成部123，則第I內(nèi)部時鐘信號LCLKl中會生成單觸發(fā)脈沖。這樣，如果構(gòu)成為利用在要素信號NB(進而觸發(fā)信號TRIGGER)出現(xiàn)的脈沖邊緣的傳播延遲，而生成第I內(nèi)部時鐘信號LCLK1，那么就不再需要其他系統(tǒng)時鐘信號來開始內(nèi)部時鐘信號CLK的生成動作。還有，第I內(nèi)部時鐘信號LCLKl的脈寬(頻率)可以根據(jù)形成延遲段123a及123b的緩沖器的連接段數(shù)(延遲時間)而適當(dāng)?shù)剡M行調(diào)整。而且，延遲段123a及123b中可以適當(dāng)?shù)夭迦脒M行緩沖器輸出信號和內(nèi)部重置信號RSTN的與運算的與運算器。根據(jù)這種構(gòu)成，通過將內(nèi)部重置信號RSTN設(shè)為低電平，可以使脈沖生成部123的動作狀態(tài)初始化。<時鐘生成部>圖57是表示時鐘生成部124的第I構(gòu)成例的框圖。本構(gòu)成例的時鐘生成部124包括η段脈沖生成部124a-l124a_n、以及或運算器124b。還有，關(guān)于η段脈沖生成部124a-l124a-n，均設(shè)為和之前的脈沖生成部123相同構(gòu)成便可。這樣，在生成第2內(nèi)部時鐘信號CLK2時，若利用邏輯元件的多段連接結(jié)構(gòu)(此處為η段脈沖生成部124a-l124a-n)，便可容易地生成所需脈沖數(shù)的第2內(nèi)部時鐘信號LCLK2。還有，第2內(nèi)部時鐘信號LCLK2的脈沖數(shù)η是根據(jù)脈沖生成部124a-l124a_n的連接段數(shù)η而決定。因此，本構(gòu)成例的脈沖生成部124在控制部11執(zhí)行動作需要的內(nèi)部時鐘信號LCLK的脈沖數(shù)較少時有效。而且，關(guān)于第2內(nèi)部時鐘信號LCLK2的脈寬(頻率)，如上所述，可以根據(jù)形成延遲段的緩沖器的連接段數(shù)(延遲時間)而適當(dāng)?shù)剡M行調(diào)整。圖58是表示時鐘生成部124的第2構(gòu)成例的框圖。本構(gòu)成例的時鐘生成部124包含脈沖生成部124c、反相器124d、以及選擇器(selector)124e。脈沖生成部124c的構(gòu)成和之前的脈沖生成部123相同。也就是說，當(dāng)使選擇器124e輸入的要素信號SI延遲的要素信號S2的邏輯電平、和使要素信號S2進一步延遲的要素信號S3的邏輯電平不一致時，脈沖生成部124c使第2內(nèi)部時鐘信號LCLK2產(chǎn)生脈沖(參照圖59)。反相器124d生成使要素信號S3邏輯反轉(zhuǎn)的要素信號S4。選擇器124e在內(nèi)部時鐘生成使能信號LCLKEN為高電平時，使要素信號S4作為要素信號SI循環(huán)(loop),在內(nèi)部時鐘生成使能信號LCLKEN為低電平時，將要素信號SI固定為低電平。這樣，在生成第2內(nèi)部時鐘信號CLK2時,若利用邏輯元件的回路結(jié)構(gòu)，便可以小規(guī)模電路構(gòu)成而生成所需脈沖數(shù)的第2內(nèi)部時鐘信號LCLK2。還有，第2內(nèi)部時鐘信號LCLK2的脈寬(頻率)可以根據(jù)形成脈沖生成部124c的延遲段的緩沖器的連接段數(shù)(延遲時間)而適當(dāng)?shù)剡M行調(diào)整。而且，第2內(nèi)部時鐘信號LCLK2的脈沖數(shù)是根據(jù)內(nèi)部時鐘生成使能信號LCLKEN的高電平期間而決定。下面詳細說明第2內(nèi)部時鐘LCLK2的生成脈沖數(shù)。將第2內(nèi)部時鐘信號LCLK2中生成偶數(shù)發(fā)(α發(fā))脈沖作為觸發(fā)事件，在內(nèi)部時鐘生成使能信號LCLKEN下降的情況下(參照圖59的〈M0DE1〉)，在選擇器124e將回路斷開的時間點(內(nèi)部時鐘生成使能信號LCLKEN到達下降邊緣的時間點)，要素信號Sl(=要素信號S4)變成原本的低電平。因此，即便選擇器124e將要素信號SI固定為低電平，要素信號SI中也不會產(chǎn)生脈沖邊緣，第2內(nèi)部時鐘信號LCLK2中不會生成追加脈沖，所以最終的生成脈沖數(shù)變成偶數(shù)發(fā)(α發(fā))。另一方面，將第2內(nèi)部時鐘信號LCLK2中生成奇數(shù)發(fā)(B發(fā))脈沖作為觸發(fā)事件，在內(nèi)部時鐘生成使能信號LCLKEN下降的情況下(參照圖59的〈M0DE2〉)，在選擇器124e將回路斷開的時間點，要素信號Sl(=要素信號S4)變成高電平。因此，選擇器124e將要素信號SI固定為低電平時，要素信號SI中產(chǎn)生脈沖邊緣(下降邊緣)，第2內(nèi)部時鐘信號LCLK2中生成I發(fā)大小的追加脈沖，所以最終的生成脈沖數(shù)變成偶數(shù)發(fā)((β+1)發(fā))。也就是說，本構(gòu)成例的時鐘生成部124可以在第2內(nèi)部時鐘信號LCLK2的所需脈沖數(shù)為偶數(shù)發(fā)、或者控制部11中輸入追加脈沖不成問題的時候應(yīng)用。圖60是表示時鐘生成部124的第3構(gòu)成例的框圖。本構(gòu)成例的時鐘生成部124的構(gòu)成和所述第2構(gòu)成例大體相同，變更之處在于選擇器124e在內(nèi)部時鐘生成使能信號LCLKEN為低電平時，并非將要素信號SI固定為低電平，而是將要素信號S3作為要素信號SI循環(huán)。在第3構(gòu)成例的時鐘生成部124中，第2內(nèi)部時鐘信號LCLK2的脈沖數(shù)也是根據(jù)內(nèi)部時鐘生成使能信號LCLKEN的高電平期間而決定，但其行為和所述第2構(gòu)成例不同。下面詳細說明第2內(nèi)部時鐘LCLK2的生成脈沖數(shù)。將第2內(nèi)部時鐘信號LCLK2中生成偶數(shù)發(fā)(α發(fā))脈沖作為觸發(fā)事件，在內(nèi)部時鐘生成使能信號LCLKEN下降的情況下(參照圖61的〈M0DE1〉)，從低電平的要素信號S4作為要素信號SI循環(huán)的狀態(tài)，切換成高電平的要素信號S3作為要素信號SI循環(huán)的狀態(tài)。因此，在要素信號SI中產(chǎn)生脈沖邊緣(上升邊緣)，第2內(nèi)部時鐘信號LCLK2中生成I發(fā)大小的追加脈沖，所以最終的生成脈沖數(shù)變成奇數(shù)發(fā)((α+l)發(fā))。另一方面，將第2內(nèi)部時鐘信號LCLK2中生成奇數(shù)發(fā)(β發(fā))脈沖作為觸發(fā)事件，在內(nèi)部時鐘生成使能信號LCLKEN下降的情況下(參照圖61的〈M0DE2〉)，從高電平的要素信號S4作為要素信號SI循環(huán)的狀態(tài)，切換成低電平的要素信號S3作為要素信號SI循環(huán)的狀態(tài)。因此，在要素信號SI中產(chǎn)生脈沖邊緣(下降邊緣)，第2內(nèi)部時鐘信號LCLK2中生成I發(fā)大小的追加脈沖，所以最終的生成脈沖數(shù)變成偶數(shù)發(fā)((β+1)發(fā))。也就是說，根據(jù)本構(gòu)成例的時鐘生成部124，無論第2內(nèi)部時鐘信號LCLK2的所需脈沖數(shù)是偶數(shù)還是奇數(shù)均可以沒有問題地應(yīng)用?！碢0LH電路>接下來，詳細說明通電低保持電路(下面稱為POLH[PowerOnLowHold]電路)，其適宜用作例如生成在電源斷開時用來將電子電路初始化的重置信號的通電重置電路(所述重置部13等)。通電重置電路中，在電源電壓VDD到達CMOS電路的可動作電壓(由MOS晶體管的閾值決定的值、例如O.4O.7V)后直到CMOS電路的初始化結(jié)束為止期間，要求將重置信號保持為低電平，而在電源電壓VDD到達實際動作電壓之前，要求將重置信號切換成高電平。因此，在以往的通電重置電路中，構(gòu)成為將電源電壓VDD和既定的基準電壓Vref進行對比而切換重置信號的邏輯電平。但是，在以往的通電重置電路中，為了將電源電壓VDD和基準電壓Vref進行對比而需要使用比較器，存在電路面積及耗電較大這樣的問題。在所述問題的解決方案的摸索過程中，本申請的發(fā)明者等人著眼于為了實現(xiàn)通電重置電路要求的特性，未必要將電源電壓VDD和基準電壓Vref進行對比這一點，經(jīng)過銳意研究后創(chuàng)出了下述POLH電路。圖62是表示POLH電路的一構(gòu)成例的電路圖。本構(gòu)成例的POLH電路30包括反相器31、P通道型場效晶體管32及33、N通道型場效晶體管34、電容器35、及緩沖器36。反相器31的輸入端連接于輸入信號IN的輸入端。反相器31的輸出端連接于晶體管32及34的各閘極。晶體管32的源極連接于電源電壓VDD的施加端。晶體管32的汲極連接于晶體管33的源極及閘極。晶體管33及34的各汲極均透過緩沖器36而連接于輸出信號OUT的輸出端。晶體管34的源極連接于接地端。電容器35連接于緩沖器36的輸入端和接地端之間。也就是說，本構(gòu)成例的POLH電路30可以說是通過在形成緩沖器段的晶體管32和晶體管34之間插入經(jīng)二極管連接的晶體管33而構(gòu)成。還有，也可以使用二極管來代替晶體管33。圖63是用來說明POLH電路30的第I應(yīng)用例的圖。在所述第I應(yīng)用例中，將電源電壓VDD作為輸入信號IN而輸入，將重置信號RSTN作為輸出信號OUT而輸出。施加給緩沖器36的輸入端的節(jié)點電壓netl變成只比電源電壓VDD低晶體管33的順向下降電壓Vf的電壓值。因此，在電源電壓VDD提升時，即便當(dāng)電源電壓VDD到達CMOS電路的可動作電壓之后，緩沖器36也會產(chǎn)生持續(xù)輸出低電平的期間，所以通過將此低電平輸出期間用作重置信號RSTN，無須使用比較器，便可實現(xiàn)通電重置電路要求的特性。還有，在所述低電平輸出期間，緩沖器36的輸入端是變成高阻抗狀態(tài)，但是在本構(gòu)成例的POLH電路30中，由于在緩沖器36的輸入端和接地端之間設(shè)置著電容器35，所以能夠減輕外部噪音的影響，將重置信號RSTN保持為低電平。而且，在所述低電平輸出期間，可以根據(jù)二極管連接型晶體管33的段數(shù)或電容器35的電容值，而適當(dāng)?shù)剡M行調(diào)整。而且，本構(gòu)成例的POLH電路30在經(jīng)過所述低電平輸出期間之后作為正常的緩沖器執(zhí)行動作，所以除了將電源電壓VDD作為輸入信號IN輸入以外，還可以考慮各種應(yīng)用例。圖64是用來說明POLH電路30的第2應(yīng)用例的圖。在所述第2應(yīng)用例中，將電子電路所生成的第I重置信號RSTNl作為輸入信號IN輸入,將第2重置信號RSTN2作為輸出信號OUT輸出。也就是說，可以認為是在第I重置信號RSTNl的信號傳遞路徑上插入POLH電路30而構(gòu)成。通過這種構(gòu)成，在電源電壓VDD提升時，不依賴于第I重置信號RSTNl的邏輯電平，而在經(jīng)過既定的低電平輸出期間為止的期間內(nèi)將第2重置信號RSTN2保持為低電平，另一方面，在經(jīng)過低電平輸出期間之后，通過將第I重置信號RSTNl作為第2重置信號RSTN2直接輸出，可以實現(xiàn)電子電路的任意重置動作。圖65是用來說明POLH電路30的第3應(yīng)用例的圖。在所述第3應(yīng)用例中，將電子電路所生成的重置控制信號RSTN_CTRL作為輸入信號IN輸入，將用來使所述電子電路初始化的重置信號RSTN作為輸出信號OUT輸出。在電源電壓VDD提升時，從電源電壓VDD到達所述電子電路的可動作電壓開始直到所述電子電路的初始化結(jié)束為止期間，所述電子電路變成動作不穩(wěn)定狀態(tài)，重置控制信號RSTN_CTRL也變成不穩(wěn)定狀態(tài)(參照圖中的影線部分)。然后，若利用POLH電路30輸出的重置信號RSTN(低電平)結(jié)束所述電子電路的初始化，則重置控制信號RSTN_CTRL被設(shè)定成初始值(高電平)。如上所述，POLH電路30在經(jīng)過所述低電平輸出期間之后，作為緩沖器而執(zhí)行動作，所以重置控制信號RSTN_CTRL直接反映為重置信號RSTN。因此，例如在所述電子電路的處理結(jié)束之后，所述電子電路通過將重置控制信號RSTN_CTRL下降為低電平，可以將重置信號RSTN下降為低電平，使自身初始化。圖66是用來說明POLH電路30的第4應(yīng)用例的圖。在所述第4應(yīng)用例中，將第I電子電路所生成的第I重置信號RSTNl、和第2電子電路所生成的重置控制信號RSTN_CTRL的與信號RSTN2作為輸入信號IN輸入，將用來使所述第2電子電路初始化的重置信號RSTN3作為輸出信號OUT輸出。也就是說，第4應(yīng)用例可以說是通過將所述第2應(yīng)用例和第3應(yīng)用例而構(gòu)成。通過這種構(gòu)成，所述第2電子電路的重置動作可以是在電源電壓VDD提升時進行通電重置、利用所述第I電子電路進行任意重置、及利用所述第2電子電路自身進行任思O〈第8變形例>圖67是表示本發(fā)明的數(shù)據(jù)保持裝置的第8變形例的電路圖。還有，本變形例的構(gòu)成和之前的第5變形例(圖26)大體相同，特征在于除了對非揮發(fā)性存儲部NVM、電路分離部SEP、及測試電路部TEST的構(gòu)成施加變更以外，還設(shè)置生成用來保護非揮發(fā)性存儲部NVM的存儲數(shù)據(jù)的保護信號LRSTNL的通電高保持電路40(下面稱為POHH[PowerOnHighHold]電路40)。非揮發(fā)性存儲部NVM包含通路開關(guān)Sla、Slb、S2a、及S2b，來代替所述晶體管Qla、Qlb、Q2a、及Q2b。通過施加這種變更，可以更確切地將鐵電體元件CLla、CLlb、CL2a、及CL2b的兩端之間短路，從而保護存儲數(shù)據(jù)。而且，非揮發(fā)性存儲部NVM是基于輸入至各閘極的保護信號LRSTNL而接通/斷開，且包含在數(shù)據(jù)保持裝置的電源接通/斷開時將鐵電體元件CLla、CLlb、CL2a、及CL2b的兩端分別和接地端短路的N通道型場效晶體管Q3a、Q3b、Q3c、Q4a、Q4b、及Q4c。通過施加這種變更，借助鐵電體元件CLla、CLlb、CL2a、及CL2b的兩端之間的短路，可以進一步強化存儲數(shù)據(jù)的保護。電路分離部SEP包含3態(tài)否定或運算器NORl及N0R2，來代替所述3態(tài)反相器INV9及INVlO。否定或運算器NORl及N0R2輸出回路結(jié)構(gòu)部LOOP的存儲數(shù)據(jù)和保護信號LRSTNL的否定或信號。而且，否定或運算器NORl及N0R2均根據(jù)控制信號El而將各輸出端設(shè)為高阻抗狀態(tài)。測試電路部TEST包含3態(tài)否定或運算器N0R3N0R6，來代替所述3態(tài)反相器INVllINV14。否定或運算器N0R3及N0R4輸出施加于第I數(shù)字板線PL1_DN的數(shù)字信號和保護信號LRSTNL的否定或信號。否定或運算器N0R5及N0R6輸出施加于第2數(shù)字板線PL2_DN的數(shù)字信號和保護信號LRSTNL的否定或信號。而且，否定或運算器N0R3N0R6根據(jù)U系統(tǒng)的反轉(zhuǎn)模擬使能信號TESTUB或者D系統(tǒng)的反轉(zhuǎn)模擬使能信號TESTDB，而將各輸出端設(shè)為高阻抗狀態(tài)?！处?ΗΗ電路>圖68是表示POHH電路40的一構(gòu)成例的電路圖。本構(gòu)成例的POHH電路40包含P通道型場效晶體管41、及N通道型場效晶體管42。晶體管41的源極連接于電源電壓VDD的施加端。晶體管41及42的各汲極均連接于保護信號LRSTNL的輸出端。晶體管42的源極連接于接地端。晶體管41及42的各閘極均連接于內(nèi)部重置信號LRSTN的輸入端。也就是說，POHH電路40的基本電路構(gòu)成和一般的反相器段相同。POHH電路40中，要求在電源電壓VDD提升時，即便內(nèi)部重置信號LRSTN為高電平(VDD)，也要確切地將保護信號LRSTNL設(shè)為高電平。因此，本構(gòu)成例的POHH電路40是以晶體管41的接通電阻值RonP小于晶體管42的接通電阻值RonN的方式設(shè)計。具體的設(shè)計例有將晶體管41的閘極寬設(shè)定成晶體管42的閘極寬的5倍左右。晶體管41和晶體管42的閘極長相同。通過這種設(shè)計，即便在晶體管41及42的各閘極上施加了電源電壓VDD的狀態(tài)(也就是說，電源提升時的最壞情況)下，從電源電壓VDD達到既定值為止的過渡期間來說，晶體管41中流通的電流Ip也大于晶體管42中流通的電流In(參照圖69)。因此，根據(jù)本構(gòu)成例的POHH電路40，通過適當(dāng)?shù)卦O(shè)計晶體管41及42的接通電阻值，在電源電壓VDD至少達到CMOS電路的可動作電壓為止的期間，可以不依賴于內(nèi)部重置信號LRSTN的邏輯電平，而將保護信號LRSTNL保持為高電平(參照圖70)。還有，在電源電壓VDD提升結(jié)束之后，POHH電路40作為正常的反相器執(zhí)行動作。因此，在進行電源斷開時的存儲數(shù)據(jù)的保護動作時，通過將內(nèi)部重置信號LRSTN設(shè)為低電平，而將保護信號LRSTNL設(shè)為高電平便可?！雌渌冃卫颠€有，本發(fā)明的構(gòu)成除了所述實施方式以外，還可以在不脫離發(fā)明主旨的范圍內(nèi)施加各種變更。也就是說，應(yīng)該認為所述實施方式的所有方面只起例示作用，而非限制作用，本發(fā)明的技術(shù)性范疇并非由所述實施方式的說明表示，而是由權(quán)利要求表示，而且應(yīng)該理解為和權(quán)利要求均等的含義及范圍內(nèi)的全體變更都屬于本發(fā)明。例如，在所述實施方式中，列舉使用反相器或與非運算器作為形成回路結(jié)構(gòu)部LOOP的邏輯閘極的構(gòu)成為例進行了說明，但是本發(fā)明的構(gòu)成并不限定于此，也可以使用否定或運算器等其他邏輯閘極。而且，在圖I等中，列舉使用反相器INV6、INV7和通路開關(guān)SW3、SW4的組合，作為將回路結(jié)構(gòu)部LOOP和非揮發(fā)性存儲部NVM電氣分離的電路分離部SEP的構(gòu)成要素的構(gòu)成為例進行了說明，但是本發(fā)明的構(gòu)成并不限定于此，還可以如圖7等所示，使用3態(tài)反相器INVei、INV7'(可以將輸出設(shè)為浮動的反相器)作為電路分離部SEP的構(gòu)成要素。而且，電路分離部SEP的關(guān)鍵之處在于正常動作時可以不對鐵電體元件施加電壓，除了所述實施方式例示的構(gòu)成(也就是說，正常動作時將施加給鐵電體元件的施加電壓保持為固定電壓的構(gòu)成)以外，還考慮將鐵電體元件具有的電壓施加用電極的至少一個保持為浮動狀態(tài)的構(gòu)成。作為具體例，考慮在圖I中，當(dāng)正常動作時將晶體管Qla、Qlb、Q2a、Q2b斷開，將第I板線PLl及第2板線PL2設(shè)為浮動狀態(tài)等方法。而且，如果變更電路構(gòu)成自身，那么還可以構(gòu)成為在鐵電體元件和節(jié)點電壓Vl(V2)的取出端之間、或者鐵電體元件和板線PLl(PL2)之間最佳新的晶體管，并進行其接通/斷開控制。而且,正常動作時或者數(shù)據(jù)的讀出動作時，在將對于鐵電體元件的施加電壓保持固定的情況下，連接在鐵電體元件的兩端之間的晶體管接通便可，板線的電壓并非必須設(shè)為低電平。而且，在圖I等中，列舉供給至非揮發(fā)性存儲部NVM的第2電源電壓VDD2比供給至回路結(jié)構(gòu)部LOOP的第I電源電壓VDDl高的電壓電平的構(gòu)成為例進行了說明，但是本發(fā)明的構(gòu)成并不限定于此，也考慮第2電源電壓VDD2比第I電源電壓VDDl低的電壓電平的構(gòu)成。如上所述，在非揮發(fā)邏輯技術(shù)中，是在電源斷開/接通時等驅(qū)動鐵電體元件，進行暫存器數(shù)據(jù)的保存/恢復(fù)，但此處只要能將用于驅(qū)動鐵電體元件的電壓電平盡量下降，便可削減驅(qū)動鐵電體元件時消耗的電力。例如，在回路結(jié)構(gòu)部LOOP以3.3[V]的第I電源電壓VDDl被驅(qū)動的情況下，如果構(gòu)成為使用I.5[V]的第2電源電壓VDD2來驅(qū)動非揮發(fā)性存儲部NVM，那么驅(qū)動鐵電體元件時不用消耗不必要的較大電力便足夠。這樣，在以高電壓驅(qū)動回路結(jié)構(gòu)部L00P，以低電壓驅(qū)動非揮發(fā)性存儲部NVM的情況下，沒有必要構(gòu)成為使形成電路分離部SEP的反相器INV6、INV7具有電平位移器功能(參照圖2或圖8)，如圖45所示，可以使用以低于第I電源電壓VDDI的第2電源電壓VDD2驅(qū)動的單純的反相器。而且，本領(lǐng)域技術(shù)人員可以容易地想到，將所述說明的各種實施方式任意組合而獲得新的構(gòu)成，這種構(gòu)成當(dāng)然也屬于本發(fā)明的技術(shù)范疇。[工業(yè)利用可能性]本發(fā)明的技術(shù)對于實現(xiàn)邏輯運算電路、邏輯運算裝置、CPU、MPU、DSP等處理器、搭載于可攜式設(shè)備(portabledevice)等的數(shù)據(jù)保持裝置的非揮發(fā)化有用。權(quán)利要求1.一種控制電路，其特征在于包括內(nèi)部時鐘生成部，當(dāng)觸發(fā)信號中出現(xiàn)特定的信號圖案時開始生成所述控制部執(zhí)行動作需要的內(nèi)部時鐘信號，至少到所述控制部完成既定處理為止持續(xù)生成所述內(nèi)部時鐘信號，之后停止生成所述內(nèi)部時鐘信號；及控制部，使用所述內(nèi)部時鐘信號來執(zhí)行所述既定處理。2.根據(jù)權(quán)利要求I所述的控制電路，其特征在于所述控制部對所述觸發(fā)信號中出現(xiàn)的數(shù)個信號圖案的每一個執(zhí)行不同處理。3.根據(jù)權(quán)利要求I或2所述的控制電路，其特征在于所述控制部除了使用所述內(nèi)部時鐘信號執(zhí)行動作以外，還使用從外部輸入的外部時鐘信號執(zhí)行動作。4.根據(jù)權(quán)利要求I或2所述的控制電路，其特征在于所述控制部具有無關(guān)于其內(nèi)部狀態(tài)而對控制對象電路輸出固定值的控制信號的動作模式。5.根據(jù)權(quán)利要求I或2所述的控制電路，其特征在于所述內(nèi)部時鐘生成部在生成所述內(nèi)部時鐘信號時利用邏輯元件的多段連接結(jié)構(gòu)。6.根據(jù)權(quán)利要求I或2所述的控制電路，其特征在于所述內(nèi)部時鐘生成部在生成所述內(nèi)部時鐘信號時利用邏輯元件的回路結(jié)構(gòu)。7.根據(jù)權(quán)利要求I或2所述的控制電路，其特征在于所述內(nèi)部時鐘生成部包含將重疊于所述觸發(fā)信號的特定的頻率成分去除的濾波器。8.根據(jù)權(quán)利要求7所述的控制電路，其特征在于所述濾波器包含電容器。9.根據(jù)權(quán)利要求8所述的控制電路，其特征在于所述電容器是鐵電體電容器。10.根據(jù)權(quán)利要求8所述的控制電路，其特征在于所述濾波器包含根據(jù)重置信號而將所述電容器放電的放電電路。11.根據(jù)權(quán)利要求I或2所述的控制電路，其特征在于所述內(nèi)部時鐘生成部包含對自身內(nèi)部的所述觸發(fā)信號進行傳播控制的信號傳播控制電路。12.根據(jù)權(quán)利要求11所述的控制電路，其特征在于所述信號傳播控制電路是鎖存電路。13.根據(jù)權(quán)利要求11所述的控制電路，其特征在于所述信號傳播控制電路是或運算器。14.根據(jù)權(quán)利要求I或2所述的控制電路，其特征在于更包括重置部，該重置部監(jiān)視電源電壓而生成用來將所述控制部及所述內(nèi)部時鐘生成部初始化的內(nèi)部重置信號。15.根據(jù)權(quán)利要求14所述的控制電路，其特征在于所述重置部在所述電源電壓達到CMOS電路的可動作電壓開始，直到經(jīng)過既定的低電平輸出期間為止的期間內(nèi)，將所述內(nèi)部重置信號保持為低電平。16.根據(jù)權(quán)利要求15所述的控制電路，其特征在于所述重置部包含，P通道型場效晶體管，源極連接于電源電壓的施加端，閘極連接于輸入信號的輸入端；二極管或二極管連接型晶體管，陽極連接于所述P通道型場效晶體管的汲極，陰極連接于所述內(nèi)部重置信號的輸出端；以及N通道型場效晶體管，源極連接于接地端，閘極連接于所述輸入信號的輸入端，汲極連接于所述內(nèi)部重置信號的輸出端。17.根據(jù)權(quán)利要求16所述的控制電路，其特征在于所述重置部更包含反相器，該反相器是插入在所述P通道型場效晶體管及所述N通道型場效晶體管的兩閘極和所述輸入信號的輸入端之間。18.根據(jù)權(quán)利要求16所述的控制電路，其特征在于所述重置部更包含電容器，該電容器是連接在所述內(nèi)部重置信號的輸出端和接地端之間。19.一種數(shù)據(jù)保持裝置，包括回路結(jié)構(gòu)部，使用回路狀連接的數(shù)個邏輯閘極來保持數(shù)據(jù)；非揮發(fā)性存儲部，使用鐵電體元件的遲滯特性，將保持在所述回路結(jié)構(gòu)部的數(shù)據(jù)非揮發(fā)地進行存儲；及電路分離部，將所述回路結(jié)構(gòu)部和所述非揮發(fā)性存儲部電氣分離；所述數(shù)據(jù)保持裝置的特征在于包含根據(jù)權(quán)利要求I至18中任一權(quán)利要求所述的控制電路，作為生成所述回路結(jié)構(gòu)部、所述非揮發(fā)性存儲部、及所述電路分離部的控制信號的機構(gòu)。20.根據(jù)權(quán)利要求19所述的數(shù)據(jù)保持裝置，其特征在于所述非揮發(fā)性存儲部包含開關(guān)元件，該開關(guān)元件在所述數(shù)據(jù)保持裝置的電源接通/斷開時將所述鐵電體元件的兩端和接地端短路。21.根據(jù)權(quán)利要求20所述的數(shù)據(jù)保持裝置，其特征在于更包含保護信號生成電路，該保護信號生成電路在所述數(shù)據(jù)保持裝置的電源接通/斷開時生成使所述開關(guān)元件接通的保護信號。22.根據(jù)權(quán)利要求21所述的數(shù)據(jù)保持裝置，其特征在于所述開關(guān)元件是N通道型場效晶體管；所述保護信號生成電路在電源電壓至少達到CMOS電路的可動作電壓為止的期間，將所述保護信號保持為高電平。23.根據(jù)權(quán)利要求22所述的數(shù)據(jù)保持裝置，其特征在于所述保護信號生成電路包含，P通道型場效晶體管，源極連接于電源電壓的施加端，閘極連接于輸入信號的輸入端，且汲極連接于所述保護信號的輸出端；及N通道型場效晶體管，源極連接于接地端，閘極連接于所述輸入信號的輸入端，且汲極連接于所述保護信號的輸出端；所述P通道型場效晶體管是以接通電阻值小于所述N通道型場效晶體管的方式設(shè)計。24.一種重置電路，其特征在于不對電源電壓和既定的基準電壓進行對比，生成從所述電源電壓達到CMOS電路的可動作電壓直到經(jīng)過既定的低電平輸出期間為止的期間內(nèi)保持為低電平的重置信號。25.根據(jù)權(quán)利要求24所述的重置電路，其特征在于包含P通道型場效晶體管，源極連接于所述電源電壓的施加端，閘極連接于輸入信號的輸入端;二極管或二極管連接型晶體管，陽極連接于所述P通道型場效晶體管的汲極，陰極連接于所述重置信號的輸出端；以及N通道型場效晶體管，源極連接于接地端，閘極連接于所述輸入信號的輸入端，且汲極連接于所述重置信號的輸出端。全文摘要本發(fā)明涉及一種控制電路及使用該控制電路的數(shù)據(jù)保持裝置以及一種重置電路，本發(fā)明的控制電路10包括內(nèi)部時鐘生成部(12)，當(dāng)觸發(fā)信號(TRIGGER)中出現(xiàn)特定的信號圖案時開始生成控制部(11)執(zhí)行動作需要的內(nèi)部時鐘信號(LCLK)，在至少到控制部(11)完成既定處理為止的期間持續(xù)生成內(nèi)部時鐘信號(LCLK)，之后停止生成內(nèi)部時鐘信號(LCLK)；以及控制部(11)，使用內(nèi)部時鐘信號(LCLK)來執(zhí)行所述既定處理。文檔編號H03K3/3562GK102611415SQ20111044230公開日2012年7月25日申請日期2011年12月21日優(yōu)先權(quán)日2010年12月21日發(fā)明者市田善信,木村啟明申請人:羅姆股份有限公司