專利名稱：一種適用于nrz編碼信號的typeb全速率解碼電路的制作方法
技術領域：
本發(fā)明涉及高頻RFID標簽芯片技術領域，尤其是一種適用于IS0/IEC 14443 TYPEB中規(guī)定的NRZ編碼信號的解碼電路。
背景技術：
射頻識別技術(RFID)是一種非接觸的通信技術，按工作頻率劃分主要有低頻、高頻、超高頻RFID通信技術，高頻RFID技術一般工作于13. 56MHZ，目前高頻RFID的標準主要有以下三種TYPEA、TYPEB以及TYPEC。射頻識別系統(tǒng)由電子標簽、讀寫器和應用系統(tǒng)三部分構成。電子標簽中一般保存有約定格式的電子數(shù)據(jù)，在實際應用中，電子標簽附著在待識別物體的表面。讀寫器可無接觸地讀取并識別電子標簽中所保存的電子數(shù)據(jù)，從而達到自動識別物體的目的。應用系統(tǒng)則通過計算機及計算機網(wǎng)絡對物體識別信息進行采集、處理及遠程傳送等工作。我們這里講的解碼電路便是基于TYPEB標準的RFID標簽芯片。當讀寫器向標簽芯片傳送數(shù)據(jù)的時候，TYPEA和TYPEB類型的標簽芯片收到的信號采用不同的編碼方式，TYPEA類型的標簽芯片收到的信號采用改進型密勒編碼，通過 100%ASK電路解調后得到。TYPEB類型的標簽芯片收到的信號采用NRZ編碼，通過10%ASK 電路解調后得到。由于TYPEB類型的標簽芯片采用的是10%ASK調制方式，在信號調制過程中有持續(xù)的能量傳輸，容易從天線感應過來的信號中提取出電源和時鐘，安全可靠。在這種調制基礎上采用的NRZ編碼具有明顯的優(yōu)點邏輯“1”用載波高幅度表示，信號幅度大，信號強；邏輯 “0”用載波低幅度表示，信號幅度小，信號弱，當持續(xù)不斷的通信時，不會出現(xiàn)較大的能量波動，抗干擾能力強。讀寫器到標簽芯片的比特速率有四種106kbps、212 kbps、424 kbps以及847 kbps。在初始化和防沖突階段通信速率必須是106 kbps，選中標簽芯片后，通信速率便可以采用任何一種，如果標簽芯片解碼電路對每種速率采用一個解碼電路，那么必須要4個解碼電路才能完成功能，勢必大大增加標簽芯片的面積和功耗。對于NRZ編碼信號的解碼方法，有一種做法是利用編碼信號的下降沿來判斷從高電平到低電平的轉換，從而識別出邏輯“0”;利用編碼信號的上升沿來判斷從低電平到高電平的轉換，從而識別出邏輯“1”。然而這種方法抗干擾能力不強，由于采用了 10%調制方式， 標簽芯片在利用10%ASK解調電路提取信號的過程中，尤其是工作于遠場區(qū)的時候，可能在下降沿或者上升沿出現(xiàn)電平的誤觸發(fā)，即信號在一段時間內在邏輯“0”和邏輯“1”之間不斷翻轉，如果信號中途出現(xiàn)這種誤觸發(fā)信號，足夠引起觸發(fā)器誤翻轉，那么這種解碼電路將會出錯。因此，現(xiàn)有的NRZ編碼信號的解碼電路難以保證NRZ編碼的穩(wěn)定接收及信號邊沿誤觸發(fā)導致的觸發(fā)器誤翻轉等問題。

發(fā)明內容
本發(fā)明要解決的技術問題是提供一種適用于NRZ編碼信號的TYPEB全速率解碼電路，該解碼電路可以保證NRZ編碼的穩(wěn)定接收，避免信號變壓誤觸發(fā)毛刺帶來的接收問題，該解碼電路的計數(shù)值配置方法使得4種通信速率均采用一個解碼電路實現(xiàn)，大幅度節(jié)省功耗和面積。為了解決上述技術問題，本發(fā)明所采用的技術方案是
一種適用于NRZ編碼信號的TYPEB全速率解碼電路，包括啟動電路，狀態(tài)機處理電路及第一計數(shù)器和第二計數(shù)器，所述啟動電路識別來自射頻模擬電路的幀數(shù)據(jù)并激活狀態(tài)機處理電路，所述第一計數(shù)器輸出端連接有一脈沖產(chǎn)生電路，脈沖產(chǎn)生電路通過一多路選擇器與狀態(tài)處理電路連接，所述第二計數(shù)器根據(jù)狀態(tài)機處理電路的狀態(tài)跳轉計數(shù)。進一步作為優(yōu)選的實施方式，所述脈沖產(chǎn)生電路根據(jù)所述第一計數(shù)器的計數(shù)值產(chǎn)生四個代表來自標簽芯片數(shù)字控制電路比特速率的脈沖信號，所述多路選擇器為四路輸入一路輸出選擇器。進一步作為優(yōu)選的實施方式，所述狀態(tài)機處理電路包括六個狀態(tài)SOF起始狀態(tài)、 字符起始狀態(tài)、數(shù)據(jù)接收狀態(tài)、字符停止位狀態(tài)、字符保護時間狀態(tài)以及EOF狀態(tài)。進一步作為優(yōu)選的實施方式，所述啟動電路包括包括第一 D觸發(fā)器、第二 D觸發(fā)器、第一反相器、第二反相器、第一與非門及第二與非門，輸入信號經(jīng)分別經(jīng)第一 D觸發(fā)器和第一反相器后輸入第一與非門，所述第一與非門的輸出端與第二與非門的一個輸入端連接，所述第二與非門的輸出端與第二 D觸發(fā)器連接，所述第二 D觸發(fā)器的Q輸出端經(jīng)第二反相器后與第二與非門的另一輸入端連接。本發(fā)明的有益效果是本發(fā)明編碼電路通過脈沖產(chǎn)生電路對第一計數(shù)器的計數(shù)值進行比較，產(chǎn)生四個脈沖信號，通過一多路選擇器根據(jù)來自標簽芯片數(shù)字控制電路的比特速率信號選取合適的脈沖信號，由于在比特中間產(chǎn)生脈沖，出現(xiàn)脈沖信號時再判斷信號保護的二進制信息，可以避免編碼信號邊沿的各種誤觸發(fā)信號，增強了抗干擾能力。本發(fā)明依靠多路選擇器共用了后續(xù)的處理電路，實現(xiàn)了解碼電路節(jié)省面積功耗的目的，并且避免了信號邊沿誤觸發(fā)導致的觸發(fā)器誤翻轉等問題，保證了對NRZ編碼信號進行解碼的穩(wěn)定性。


下面結合附圖對本發(fā)明的具體實施方式
作進一步說明 圖1是本發(fā)明解碼電路的外部接口電路圖2是本發(fā)明解碼電路的電路框圖； 圖3是本發(fā)明啟動電路的電路原理圖； 圖4是本發(fā)明狀態(tài)機處理電路的狀態(tài)圖。
具體實施例方式如圖1所示，NRZ解碼電路的外部接口主要有兩部分，一部分是和射頻模擬電路的時鐘提取、復位產(chǎn)生以及解調電路相連，分別為NRZ解碼電路提供時鐘elk、上電復位信號rst以及解調后得到的NRZ編碼信號din ；—部分是和標簽芯片數(shù)字控制電路相連，標簽芯片數(shù)字控制電路為NRZ解碼電路提供局部復位信號init、使能信號rx_en以及讀寫器發(fā)送過來的比特速率信號bitrate，而NRZ解碼電路則為標簽芯片數(shù)字控制電路提供解碼后得到的一系列信號，包括一字節(jié)接收完畢準備信號rX_ready、字節(jié)數(shù)據(jù)rX_data、字節(jié)總數(shù)rX_nUm、字符接收完畢信號rx_end以及字符出錯處理信號rX_err。圖2主要闡述了適用于NRZ編碼信號的解碼數(shù)據(jù)通路。NRZ解碼電路工作于 13. 56MHZ，時鐘由elk提供，復位信號由上電復位信號rst和局部復位信號init相與后得到。啟動電路連接關系如圖3所示，一共由兩個觸發(fā)器、兩個與非門和兩個反相器構成，用來檢測第一個din的下降沿，一旦檢測到下降沿的存在，立刻置decodejtart信號為高電平，啟動狀態(tài)機處理電路。此時狀態(tài)機應發(fā)出一個高電平脈沖cnt_Clr復位7比特的第一計數(shù)器counterl28，由于在106kbps速率下一個比特所占時間寬度為128個時鐘周期，故需要用7比特的計數(shù)器同步信號以便解碼。第一計數(shù)器COimterl28在兩種情況下需要復位一個是檢測到第一個din下降沿的時候，另一個是字符保護時間結束的時候，此刻需要重新同步信號。由于SOF低電平期間，邏輯“0”比特數(shù)最大是12個，在字符接收期間都是按單個字節(jié)接收，其比特數(shù)為8個，故只需設置4比特第二計數(shù)器cha_nUm即可，該計數(shù)器可用來作為臨時計數(shù)器，可計數(shù)接收到的SOF低電平個數(shù)、SOF高電平個數(shù)、一個字符接收期間所接收到的比特數(shù)、EOF低電平個數(shù)等。第二計數(shù)器cha_nUm受狀態(tài)機處理電路控制，根據(jù)狀態(tài)跳轉計數(shù)。脈沖產(chǎn)生電路的輸入為第一計數(shù)器COimter128的計數(shù)值，輸出為四個脈沖信號 etul28、etu64、etu32、etul6，當 counterl28 計數(shù)值為 64 時，etul28 產(chǎn)生一個高電平脈沖， 該信號表示當工作在106kbps速率時，一個比特占128個時鐘，故應在比特中間產(chǎn)生一個脈沖用來識別106kbps速率下的二進制信號。同理etu64信號高電平脈沖出現(xiàn)在COunterl28 計數(shù)值為32，對應212kbps ；etu32信號高電平脈沖出現(xiàn)在c0unterl28計數(shù)值為16，對應 424kbps ；etul6信號高電平脈沖出現(xiàn)在counterl28計數(shù)值為8，對應847kbps。得到四個脈沖后，多路選擇器將根據(jù)標簽芯片數(shù)字控制電路發(fā)過來的比特速率信號bitrate (2比特寄存器)選擇一個脈沖，選定脈沖后便可以共用后續(xù)處理電路，多路選擇器的輸出為etu脈沖信號。在初始化和防沖突階段，bitrate表示106kbps速率(這里， bitrate為0時表示106kbps速率，為1時表示212kbps，為2時表示424kbps，為3時表示 847kbps)。當bitrate為0時選擇etul28脈沖，為1時選擇etu64脈沖，為2時選擇etu32 脈沖，為3時選擇etul6脈沖。下面結合圖4說明狀態(tài)機控制電路的工作過程
在SOF (Start of Frame,起始位)起始狀態(tài)，由標簽芯片數(shù)字控制電路打開NRZ解碼電路使能信號rX_en，狀態(tài)機將等待新的一幀數(shù)據(jù)的到來，一旦檢測到信號第一個下降沿， 啟動電路工作，狀態(tài)機開始接受SOF信號。SOF信號由一個下降沿、10至12個邏輯“0”、一個上升沿以及2至3個邏輯“1”組成，狀態(tài)機檢測etu脈沖信號，每遇到一個脈沖信號，第二計數(shù)器cha_nUm累加1。由于邏輯“0”個數(shù)不確定，一旦第二計數(shù)器cha_nUm累加值達到10，狀態(tài)機便等待上升沿的到來，一旦來了一個上升沿，便開始檢測邏輯“ 1，，的存在，邏輯“ 1 ”個數(shù)也不確定，此時不再利用第二計數(shù)器cha_nUm來作判斷，而是在每個時鐘上升沿檢測din，一旦檢測出低電平便可知邏輯“1”已經(jīng)結束，進入下一個狀態(tài)，接受字符起始位狀態(tài)。在字符起始位狀態(tài)下，同樣是利用檢測etu脈沖的方法，如果脈沖到來的時候din 信號是低電平，說明字符起始位正確接收，狀態(tài)機跳轉到數(shù)據(jù)接收狀態(tài)，如果是高電平則進入出錯處理。數(shù)據(jù)接收狀態(tài)目的是為了完整接收一個字節(jié)數(shù)據(jù)，第二計數(shù)器cha_nUm在每個 etu脈沖到來時計數(shù)，并將din數(shù)據(jù)保存在第二計數(shù)器cha_nUm計數(shù)值對應的臨時寄存器 rx_data_reg中，當8比特數(shù)據(jù)接收完畢，狀態(tài)機將復位第二計數(shù)器cha_nUm并轉入字符停止位接收狀態(tài)。在字符停止位狀態(tài)，狀態(tài)機將在etu脈沖到來時檢測din信號，如果是邏輯“1”， 狀態(tài)機將轉入字符保護時間狀態(tài)，同時數(shù)據(jù)準備好信號rX_ready變?yōu)楦唠娖?，接收到的字?jié)數(shù)rx_num累加1，rx_data_reg寄存器內容鎖存到rx_data。如果為“0”并且rx_data_ reg也為0，那么狀態(tài)機將轉入EOF結束狀態(tài)，否則將進入出錯處理。字符保護時間狀態(tài)，規(guī)定保護時間從0到6比特，由于此間時間不好控制，另分析字符保護時間的下一個狀態(tài)可以，如果不出錯下一個狀態(tài)一定是字符起始狀態(tài)，因此只需要檢測到din下降沿的存在即可，一旦出現(xiàn)下降沿，置Cnt_Clr為高電平，用來復位第一計數(shù)器COunterl28，同時狀態(tài)機跳轉到字符起始狀態(tài)。EOF結束狀態(tài)意味著一幀數(shù)據(jù)的結束，結束標志位din為高電平且第一計數(shù)器 counterl28計數(shù)值為127，此時接收結束信號rx_end置為高電平，至此整個接收過程完畢。另外如果任何一步接收過程出現(xiàn)錯誤，則置rX_end為高電平，rx_err為高電平， 接收結束。本發(fā)明通過啟動電路識別新一幀數(shù)據(jù)的到來，激活狀態(tài)機處理電路以及相應的計數(shù)器，多路選擇器根據(jù)不同的比特率選擇一個來自脈沖產(chǎn)生電路的合適脈沖，即代表不同的計數(shù)值，這些計數(shù)值代表了不同的比特速率，本發(fā)明依靠多路選擇器選擇代表不同比特速率信號的脈沖信號，保證NRZ編碼的穩(wěn)定接收，避免信號邊沿誤觸發(fā)毛刺帶來的接收問題，并通過計數(shù)值配置方法使得四種通信速率均共用一個電路實現(xiàn)，大幅度節(jié)省了功耗和面積。以上是對本發(fā)明的較佳實施進行了具體說明，但本發(fā)明創(chuàng)造并不限于所述實施例，熟悉本領域的技術人員在不違背本發(fā)明精神的前提下還可作出種種的等同變形或替換，這些等同的變形或替換均包含在本申請權利要求所限定的范圍內。
權利要求
1.一種適用于NRZ編碼信號的TYPEB全速率解碼電路，其特征在于包括啟動電路，狀態(tài)機處理電路及第一計數(shù)器和第二計數(shù)器，所述啟動電路識別來自射頻模擬電路的幀數(shù)據(jù)并激活狀態(tài)機處理電路，所述第一計數(shù)器輸出端連接有一脈沖產(chǎn)生電路，脈沖產(chǎn)生電路通過一多路選擇器與狀態(tài)處理電路連接，所述第二計數(shù)器根據(jù)狀態(tài)機處理電路的狀態(tài)跳轉計數(shù)。
2.根據(jù)權利要求1所述的一種適用于NRZ編碼信號的TYPEB全速率解碼電路，其特征在于所述脈沖產(chǎn)生電路根據(jù)所述第一計數(shù)器的計數(shù)值產(chǎn)生四個代表來自標簽芯片數(shù)字控制電路比特速率信號的脈沖信號，所述多路選擇器為四路輸入一路輸出選擇器。
3.根據(jù)權利要求1所述的一種適用于NRZ編碼信號的TYPEB全速率解碼電路，其特征在于所述狀態(tài)機處理電路包括六個狀態(tài)S0F起始狀態(tài)、字符起始狀態(tài)、數(shù)據(jù)接收狀態(tài)、字符停止位狀態(tài)、字符保護時間狀態(tài)以及EOF狀態(tài)。
4.根據(jù)權利要求廣3任一項所述的一種適用于NRZ編碼信號的TYPEB全速率解碼電路，其特征在于所述啟動電路包括包括第一 D觸發(fā)器、第二 D觸發(fā)器、第一反相器、第二反相器、第一與非門及第二與非門，輸入信號經(jīng)分別經(jīng)第一 D觸發(fā)器和第一反相器后輸入第一與非門，所述第一與非門的輸出端與第二與非門的一個輸入端連接，所述第二與非門的輸出端與第二 D觸發(fā)器連接，所述第二 D觸發(fā)器的Q輸出端經(jīng)第二反相器后與第二與非門的另一輸入端連接。
全文摘要
本發(fā)明公開了一種適用于NRZ編碼信號的TYPEB全速率解碼電路，包括啟動電路，狀態(tài)機處理電路及第一計數(shù)器和第二計數(shù)器，所述啟動電路識別來自射頻模擬電路的幀數(shù)據(jù)并激活狀態(tài)機處理電路,所述第一計數(shù)器輸出端連接有一脈沖產(chǎn)生電路，脈沖產(chǎn)生電路通過一多路選擇器與狀態(tài)處理電路連接，所述第二計數(shù)器根據(jù)狀態(tài)機處理電路的狀態(tài)跳轉計數(shù)。所述多路選擇器根據(jù)不同的比特率選擇一個來自脈沖產(chǎn)生電路的代表比特速率的合適脈沖，本發(fā)明依靠多路選擇器選擇代表不同比特速率信號的脈沖信號，保證NRZ編碼的穩(wěn)定接收，避免信號邊沿誤觸發(fā)毛刺帶來的接收問題，并通過計數(shù)值配置方法使得四種通信速率均共用一個電路實現(xiàn)，大幅度節(jié)省了功耗和面積。
文檔編號H03M5/14GK102522998SQ201110357128
公開日2012年6月27日 申請日期2011年11月12日 優(yōu)先權日2011年11月12日
發(fā)明者王德明, 胡建國, 譚洪舟 申請人:廣州中大微電子有限公司