專利名稱：高速鎖存電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種鎖存電路，尤指一種觸發(fā)時(shí)間較短的高速鎖存電路。
背景技術(shù)：
鎖存，就是把信號(hào)暫存以維持某種電平狀態(tài)。鎖存器，就是輸出端的狀態(tài)不會(huì)隨輸 入端的狀態(tài)變化而變化，僅在有鎖存信號(hào)時(shí)輸入的狀態(tài)被保存到輸出，直到下一個(gè)鎖存信 號(hào)到來時(shí)才改變。對(duì)于高速鎖存器而言，在信號(hào)觸發(fā)的半個(gè)周期內(nèi)，需要保持輸入信號(hào)的穩(wěn)定，一旦 輸入信號(hào)的完整性受到其他因素的干擾，將可能造成誤觸發(fā)。

發(fā)明內(nèi)容
鑒于以上內(nèi)容，有必要提供一種觸發(fā)時(shí)間較短的高速鎖存電路。一種高速鎖存電路，包括一用于鎖存輸入信號(hào)的鎖存單元、一與所述鎖存單元相 連的信號(hào)輸入單元及一與所述信號(hào)輸入單元相連的時(shí)鐘控制單元，所述時(shí)鐘控制單元包括 一第一開關(guān)元件、一與所述第一開關(guān)元件相連的第二開關(guān)元件及一與所述第二開關(guān)元件相 連的反相器，所述第一開關(guān)元件與所述反相器共同連接一時(shí)鐘信號(hào)輸入端。相對(duì)現(xiàn)有技術(shù)，本發(fā)明高速鎖存電路結(jié)構(gòu)簡(jiǎn)單，減少了信號(hào)的觸發(fā)時(shí)間，降低了誤 觸發(fā)概率。


圖1為本發(fā)明高速鎖存電路較佳實(shí)施方式的電路圖。圖2為本發(fā)明高速鎖存電路較佳實(shí)施方式的工作原理示意圖。
具體實(shí)施例方式請(qǐng)參閱圖1，本發(fā)明高速鎖存電路較佳實(shí)施方式包括一鎖存單元、一連接該鎖存單 元的信號(hào)輸入單元及一連接該信號(hào)輸入單元的時(shí)鐘控制單元。該時(shí)鐘控制單元包括一時(shí)鐘信號(hào)輸入端CLK、一連接該時(shí)鐘信號(hào)輸入端CLK的反 相器INV、一連接該時(shí)鐘信號(hào)輸入端CLK的第一開關(guān)元件及一連接該反相器INV的第二開關(guān) 元件。該信號(hào)輸入單元包括一第一信號(hào)輸入端DP、一連接該第一信號(hào)輸入端的第三開關(guān) 元件、一第二信號(hào)輸入端DN及一連接該第二信號(hào)輸入端DN的第四開關(guān)元件。該鎖存單元包括一第五開關(guān)元件、一第六開關(guān)元件、一第七開關(guān)元件、一第八開關(guān) 元件、一第一信號(hào)輸出端QN及一第二信號(hào)輸出端QP。在本實(shí)施方式中，該第一開關(guān)元件為一第一場(chǎng)效應(yīng)管Q1，該第二開關(guān)元件為一第 二場(chǎng)效應(yīng)管Q2，該第三開關(guān)元件為一第三場(chǎng)效應(yīng)管Q3，該第四開關(guān)元件為一第四場(chǎng)效應(yīng)管 Q4，該第五開關(guān)元件為一第五場(chǎng)效應(yīng)管Q5，該第六開關(guān)元件為一第六場(chǎng)效應(yīng)管Q6，該第七開關(guān)元件為一第七場(chǎng)效應(yīng)管Q7，該第八開關(guān)元件為一第八場(chǎng)效應(yīng)管Q8。且第一場(chǎng)效應(yīng)管 Q1、第二場(chǎng)效應(yīng)管Q2、第三場(chǎng)效應(yīng)管Q3、第四場(chǎng)效應(yīng)管Q4、第五場(chǎng)效應(yīng)管Q5及第六場(chǎng)效應(yīng)管 Q6為N型場(chǎng)效應(yīng)管(NMOS)，第七場(chǎng)效應(yīng)管Q7及第六場(chǎng)效應(yīng)管Q8為P型場(chǎng)效應(yīng)管(PMOS)。在 其它實(shí)施方式中，開關(guān)元件可根據(jù)需要變更為能夠?qū)崿F(xiàn)同樣功能的其它開關(guān)元件或電路。本發(fā)明高速鎖存電路較佳實(shí)施方式的具體連接關(guān)系如下該時(shí)鐘控制單元中的該 時(shí)鐘信號(hào)輸入端CLK分別連接該第一場(chǎng)效應(yīng)管Ql的柵極與該反相器INV的輸入端，該第一 場(chǎng)效應(yīng)管Ql的源極連接一接地端VSS，其漏極連接該第二場(chǎng)效應(yīng)管Q2的源極，該第二場(chǎng)效 應(yīng)管Q2的柵極連接該反相器INV的輸出端，其漏極連接該信號(hào)輸入單元中第三場(chǎng)效應(yīng)管Q3 的源極及第四場(chǎng)效應(yīng)管Q4的源極。該第三場(chǎng)效應(yīng)管Q3的柵極連接該第一信號(hào)輸入端DP， 其漏極連接該鎖存單元中第五場(chǎng)效應(yīng)管Q5的源極，該第四場(chǎng)效應(yīng)管Q4的柵極連接該第二 信號(hào)輸入端DN，其漏極連接該鎖存單元中第六場(chǎng)效應(yīng)管Q6的源極。該第一信號(hào)輸出端QN 與該第五場(chǎng)效應(yīng)管Q5的漏極、該第六場(chǎng)效應(yīng)管Q6的柵極、該第七場(chǎng)效應(yīng)管Q7的漏極及該 第八場(chǎng)效應(yīng)管Q8的柵極相連，該第二信號(hào)輸出端QP與該第五場(chǎng)效應(yīng)管Q5的柵極、該第六 場(chǎng)效應(yīng)管Q6的漏極、該第七場(chǎng)效應(yīng)管Q7的柵極及該第八場(chǎng)效應(yīng)管Q8的漏極相連。該第七 場(chǎng)效應(yīng)管Q7的源極及該第八場(chǎng)效應(yīng)管Q8的源極共同連接一電源端VDD。請(qǐng)參閱圖2，本發(fā)明高速鎖存電路較佳實(shí)施方式的工作原理如下當(dāng)該時(shí)鐘信號(hào) 輸入端CLK輸入一第一時(shí)鐘信號(hào)至該第一場(chǎng)效應(yīng)管Ql及該反相器INV時(shí)，該第一時(shí)鐘信號(hào) 經(jīng)過該反相器INV輸出一反相的第二時(shí)鐘信號(hào)至該第二場(chǎng)效應(yīng)管Q2，從而導(dǎo)致該第二時(shí)鐘 信號(hào)與該第一時(shí)鐘信號(hào)之間具有一定延遲，只有當(dāng)?shù)谝粫r(shí)鐘信號(hào)與第二時(shí)鐘信號(hào)都為高電 平信號(hào)時(shí)，該第一場(chǎng)效應(yīng)管Ql與該第二場(chǎng)效應(yīng)管Q2都導(dǎo)通，該時(shí)鐘控制單元處于有效狀 態(tài)；當(dāng)?shù)谝粫r(shí)鐘信號(hào)與第二時(shí)鐘信號(hào)其中之一為低電平信號(hào)時(shí)，該時(shí)鐘控制單元處于無效 狀態(tài)。信號(hào)輸入單元的第一信號(hào)輸入端DP與第二信號(hào)輸入端DN共同輸入一對(duì)差分信 號(hào)，并通過鎖存單元進(jìn)行鎖存，當(dāng)該時(shí)鐘控制單元處于有效狀態(tài)時(shí)，將產(chǎn)生使能信號(hào)并進(jìn)行 觸發(fā)，此時(shí)，鎖存單元的第一信號(hào)輸出端QN與第二信號(hào)輸出端QP共同輸出一對(duì)差分信號(hào)， 且輸出的差分信號(hào)與輸入的差分信號(hào)電平高低相同；當(dāng)該時(shí)鐘控制單元處于無效狀態(tài)時(shí)， 第一信號(hào)輸出端QN與第二信號(hào)輸出端QP輸出的差分信號(hào)將維持原來的狀態(tài)，直到該時(shí)鐘 控制單元的下一個(gè)有效狀態(tài)來臨。綜上所述，在現(xiàn)有技術(shù)中，信號(hào)的觸發(fā)時(shí)間為一個(gè)時(shí)鐘信號(hào)的高電平時(shí)間，即半個(gè) 時(shí)鐘周期的時(shí)間。而本發(fā)明將信號(hào)的觸發(fā)時(shí)間縮短為一固定的相對(duì)延遲時(shí)間，即第二時(shí)鐘 信號(hào)相對(duì)于第一時(shí)鐘信號(hào)的延遲時(shí)間。且在大多數(shù)情況下，該延遲時(shí)間遠(yuǎn)遠(yuǎn)小于半個(gè)時(shí)鐘 周期，縮短的觸發(fā)時(shí)間意味著更快的響應(yīng)速度。本發(fā)明高速鎖存電路結(jié)構(gòu)簡(jiǎn)單，減少了信號(hào)的觸發(fā)時(shí)間，降低了誤觸發(fā)概率。
權(quán)利要求
一種高速鎖存電路，其特征在于所述高速鎖存電路包括一用于鎖存輸入信號(hào)的鎖存單元、一與所述鎖存單元相連的信號(hào)輸入單元及一與所述信號(hào)輸入單元相連的時(shí)鐘控制單元，所述時(shí)鐘控制單元包括一第一開關(guān)元件、一與所述第一開關(guān)元件相連的第二開關(guān)元件及一與所述第二開關(guān)元件相連的反相器，所述第一開關(guān)元件與所述反相器共同連接一時(shí)鐘信號(hào)輸入端。
2.如權(quán)利要求1所述的高速鎖存電路，其特征在于所述第一開關(guān)元件為一第一場(chǎng)效 應(yīng)管，所述第二開關(guān)元件為一第二場(chǎng)效應(yīng)管。
3.如權(quán)利要求2所述的高速鎖存電路，其特征在于所述第一場(chǎng)效應(yīng)管的柵極與所述 反相器的一輸入端共同連接所述時(shí)鐘信號(hào)輸入端，所述第一場(chǎng)效應(yīng)管的源極連接一接地 端，其漏極連接所述第二場(chǎng)效應(yīng)管的源極，所述第二場(chǎng)效應(yīng)管的柵極連接所述反相器的一 輸出端，其漏極連接所述信號(hào)輸入單元。
4.如權(quán)利要求3所述的高速鎖存電路，其特征在于所述時(shí)鐘信號(hào)輸入端輸入一第一 時(shí)鐘信號(hào)至所述第一場(chǎng)效應(yīng)管及所述反相器，所述第一時(shí)鐘信號(hào)經(jīng)過所述反相器輸出一反 相的第二時(shí)鐘信號(hào)至所述第二場(chǎng)效應(yīng)管。
5.如權(quán)利要求4所述的高速鎖存電路，其特征在于當(dāng)所述第一時(shí)鐘信號(hào)與所述第二 時(shí)鐘信號(hào)都為高電平信號(hào)時(shí)，所述第一場(chǎng)效應(yīng)管與所述第二場(chǎng)效應(yīng)管都導(dǎo)通，所述時(shí)鐘控 制單元處于有效狀態(tài)；當(dāng)所述第一時(shí)鐘信號(hào)與所述第二時(shí)鐘信號(hào)其中之一為低電平信號(hào) 時(shí)，所述時(shí)鐘控制單元處于無效狀態(tài)。
6.如權(quán)利要求5所述的高速鎖存電路，其特征在于所述信號(hào)輸入單元包括一第一信 號(hào)輸入端及一第二信號(hào)輸入端，所述鎖存單元包括一第一信號(hào)輸出端及一第二信號(hào)輸出 端，所述第一信號(hào)輸入端與所述第二信號(hào)輸入端共同輸入一對(duì)差分信號(hào)，所述第一信號(hào)輸 出端與所述第二信號(hào)輸出端共同輸出一對(duì)差分信號(hào)。
7.如權(quán)利要求6所述的高速鎖存電路，其特征在于當(dāng)所述時(shí)鐘控制單元處于有效狀 態(tài)時(shí)，所述第一信號(hào)輸出端與所述第二信號(hào)輸出端輸出的差分信號(hào)與輸入的差分信號(hào)電平 高低相同；當(dāng)所述時(shí)鐘控制單元處于無效狀態(tài)時(shí)，所述第一信號(hào)輸出端與所述第二信號(hào)輸 出端輸出的差分信號(hào)將維持原來的狀態(tài)，直到所述時(shí)鐘控制單元的下一個(gè)有效狀態(tài)來臨。
全文摘要
一種高速鎖存電路，包括一用于鎖存輸入信號(hào)的鎖存單元、一與所述鎖存單元相連的信號(hào)輸入單元及一與所述信號(hào)輸入單元相連的時(shí)鐘控制單元，所述時(shí)鐘控制單元包括一第一開關(guān)元件、一與所述第一開關(guān)元件相連的第二開關(guān)元件及一與所述第二開關(guān)元件相連的反相器，所述第一開關(guān)元件與所述反相器共同連接一時(shí)鐘信號(hào)輸入端。本發(fā)明結(jié)構(gòu)簡(jiǎn)單，減少了信號(hào)的觸發(fā)時(shí)間，降低了誤觸發(fā)概率。
文檔編號(hào)H03K3/013GK101977036SQ20101028837
公開日2011年2月16日 申請(qǐng)日期2010年9月21日 優(yōu)先權(quán)日2010年9月21日
發(fā)明者全勇, 武國(guó)勝 申請(qǐng)人:四川和芯微電子股份有限公司