專利名稱：絕熱鎖存器及其在無絕熱門的絕熱cmos時序電路中的應(yīng)用的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種絕熱鎖存器及其在無絕熱門的絕熱CMOS時序電路中的應(yīng)用，屬于低功耗超大規(guī)模數(shù)字集成電路VLSI技術(shù)領(lǐng)域。
背景技術(shù)：
隨著MOS集成電路技術(shù)的飛速發(fā)展，集成規(guī)模越來越大，速度越來越高，微處理機飛快發(fā)展要求提高集成密度、提高時鐘頻率和提高計算能力，由此不可避免的導(dǎo)致功耗的增加，微電子領(lǐng)域的發(fā)展趨勢顯示，VLSI電路的功耗每三年增加四倍。實際上集成度、速度和功耗三者是相互關(guān)聯(lián)的整體。微機從486，586，到奔騰II，奔騰III，奔騰IV系列向來都是按速度劃分的，以至于速度的提高使功耗問題日趨嚴重，例如奔騰III以上的的CPU不得不附帶小電風(fēng)扇。為了降低功耗必須采取高昂的封裝和降溫技術(shù)，功耗的增大面臨很大的問題，特別是電路過熱引起系統(tǒng)性能不穩(wěn)定。電池供電的各類便攜式計算機及其通信設(shè)備的快速發(fā)展，高效率的能量使用方式隨之成為一個重要設(shè)計指標。集成電路的功耗已成為迫在眉睫的問題，為此，九十代年美國半導(dǎo)體工業(yè)聯(lián)合會確認低功耗設(shè)計技術(shù)是集成電路設(shè)計的一個緊急技術(shù)需要。目前，眾多生產(chǎn)家面臨降低或控制產(chǎn)品功耗的巨大壓力，集成電路設(shè)計人員為設(shè)計出低功耗電路，往往不得不以犧牲電路的性能為代價，功耗已成為集成電路最為關(guān)鍵的考慮因素和重要的設(shè)計性能參數(shù)之一。低功耗數(shù)字電路是當今超大規(guī)模數(shù)字集成電路VLSI應(yīng)用的重要研究方向和迫切需要解決的問題。
為降低電路的功耗已采取了各種措施，例如，降低工作電壓、減少鐘控晶體管的個數(shù)和采用雙邊沿觸發(fā)器等措施，但這些措施仍然是傳統(tǒng)的思路，對功耗的降低幅度很有限。為突破這一局限，出現(xiàn)了具有能量恢復(fù)的特點的新電路模式，稱為絕熱電路(或稱能量恢復(fù)型電路)，電路在過渡過程中幾乎沒有能量損耗，類似熱力學(xué)中的絕熱過程，可將存儲在電容的能量大部分恢復(fù)至電源，供重新使用，所以絕熱電路功耗的降低幅度最大。絕熱電路是VLSI的低功耗數(shù)字電路新的途徑。絕熱電路改用交變電源供電，與采用直流能源的傳統(tǒng)CMOS電路相比，具有難度。
現(xiàn)有技術(shù)和存在問題已有絕熱同步時序電路的研究仍有部分地方仿效著直流源的傳統(tǒng)同步時序電路實現(xiàn)方式先設(shè)計時鐘邊沿觸發(fā)的觸發(fā)器，如D觸發(fā)器，T觸發(fā)器，JK觸發(fā)器等；然后化簡各時鐘邊沿觸發(fā)的觸發(fā)器激勵函數(shù)，求出簡化的D表達式，簡化的T表達式，簡化的J表達式，簡化的K表達式等，由此實現(xiàn)絕熱同步時序電路。注意在傳統(tǒng)同步時序電路中，描述觸發(fā)器激勵函數(shù)的這些簡化的表達式可以是二級、三級或多級的組合邏輯表達式，多級的組合邏輯表達式用多級門電路構(gòu)成，也即如果實用中時序電路的激勵函數(shù)很復(fù)雜，對于采用直流能源的傳統(tǒng)時序電路，復(fù)雜激勵函數(shù)很容易用多級組合電路來實現(xiàn)(常用二級或三級組合電路實現(xiàn))。這是傳統(tǒng)時序電路的設(shè)計方法，將時序電路看作由組合電路和存儲電路二大部分構(gòu)成，二大部分在空間上是可分割的，存儲電路由N個觸發(fā)器構(gòu)成，組合電路由若干門電路構(gòu)成，在空間上彼此分開。組合電路滿足t時刻的穩(wěn)定輸出僅僅依賴于t時刻的輸入，而與t時刻以前的輸入狀態(tài)無關(guān)。然而絕熱組合電路不滿足上述組合電路定義，這是因為實際上絕熱組合電路含有時序的特征，含有有延遲和記憶成分，不是組合邏輯函數(shù)簡單的實現(xiàn)，也即絕熱組合電路和絕熱記憶元件是彼此包含，將‘絕熱時序電路’看作為由在空間上可分割的‘絕熱組合電路’和‘絕熱存儲電路’二大部分構(gòu)成不完全符合絕熱時序電路的特點。硬要按此二大部分劃分，實現(xiàn)起來很困難。當必須用多級絕熱組合電路實現(xiàn)時，每增加1級絕熱組合電路必須增加1個時鐘，對常用二或三級組合絕熱電路需要增加2或3個時鐘，除了需要增加時鐘個數(shù)之外，含有有延遲和記憶成分是不能忽略的。在這樣情況下，目前的絕熱時序電路設(shè)計集中在用單級激勵函數(shù)(組合邏輯函數(shù))實現(xiàn)，對含有復(fù)雜的多級組合邏輯函數(shù)的絕熱時序電路實際應(yīng)用有難度。由此可見，將‘絕熱組合電路’和‘絕熱存儲電路’二大部分融合為一整體，使信息存儲功能和組合邏輯功能在空間上彼此包含(不可分割)，找出符合絕熱時序電路的特點的電路實現(xiàn)方法是很重要的，是現(xiàn)實的方法。
迄今為止，對提供絕熱時序電路能源的功率時鐘源的電路研究的很少，已有關(guān)于絕熱電路的研究大部分集中在絕熱電路本身功耗的降低，其中功率時鐘源大部分采用理想的電壓源和理想的時鐘波形，在此基礎(chǔ)上單純的研究絕熱電路本身絕熱性能，常常忽略對實際的功率時鐘源的電路的研究，甚至沒有考慮太多的時鐘個數(shù)和太理想的時鐘波形造成功率時鐘源的電路的實現(xiàn)的困難。用理想的功率時鐘源研究成功不等于用實際的功率時鐘源就能實現(xiàn)，只有同時研究出相配合的實際的功率時鐘源電路，并且用這個功率時鐘源電路提供給所研究的絕熱電路，將功率時鐘源電路和絕熱電路配合在一起研究，這樣研究成功才是真正的成功。以此同時在滿足電路絕熱性能和穩(wěn)定性可靠性的前提下，考慮實用功率時鐘波形和選擇最利時鐘個數(shù)也是很重要的。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種將絕熱組合電路融合在絕熱存儲電路中的絕熱鎖存器及其在無絕熱門的絕熱CMOS時序電路中的應(yīng)用，任意絕熱時序電路全部由絕熱鎖存器構(gòu)成，除絕熱鎖存器外，不再加絕熱門。
上述的目的通過以下的技術(shù)方案實現(xiàn)一種絕熱鎖存器，一共有三級絕熱鎖存器基本絕熱鎖存器、次級激勵絕熱鎖存器和初級激勵絕熱鎖存器，每一級絕熱鎖存器包含一級絕熱組合電路實現(xiàn)，所述的絕熱鎖存器由三管絕熱反相器內(nèi)核和二個控制門組成；所述的三管絕熱反相器內(nèi)核三管中一個PMOS管p1的源極接地即0電位，二個NMOS管n1和n2的源極接時鐘cp即負交變電位，p1的漏極和n1的漏極以及n2的柵極共同接到Qr輸出端，p1的柵極和n1的柵極以及n2的漏極共同接到 輸出端，Qr和地之間接控制管p3即最簡單的S控制門，p3的柵極接控制信號 和地之間接控制管p2即最簡單的R控制門，p2的柵極接控制信號 滿足RS＝0，即滿足p2和p3二管不同時導(dǎo)通，S＝1時p3管導(dǎo)通，R＝1時p2管導(dǎo)通，一般情況下控制管p2和p3改為多個PMOS控制管的串并聯(lián)組合，即改為控制門，p3改為S控制門，p2改為R控制門，滿足RS＝0就是滿足S控制門和R控制門不同時導(dǎo)通，按S邏輯式和R邏輯式各自連接S控制門和R控制門的串并聯(lián)結(jié)構(gòu)，其中邏輯加+接為并聯(lián)，邏輯乘·為接串聯(lián)，且按變量取反接輸入控制信號，即因PMOS控制管低電平有效，有相差為120°的三個時鐘cp0、cp1和cp2，初級激勵絕熱鎖存器接時鐘cp0，次級激勵絕熱鎖存器接時鐘cp1，基本絕熱鎖存器接時鐘cp2，三級絕熱鎖存器電路結(jié)構(gòu)相同，所述的控制門為按絕熱時序電路要求的控制門。
上述的絕熱鎖存器，所述的三級絕熱鎖存器基本絕熱鎖存器、次級激勵絕熱鎖存器和初級激勵絕熱鎖存器，一個輸出為Q和 基本絕熱鎖存器LQ采用最簡單的S控制門即一個控制管p3和最簡單的R控制門即一個控制管p2；一個輸出為Qb和 次級激勵絕熱鎖存器LQb采用一般化的S控制門和一般化的的R控制門，當p3的柵極接 和p2的柵極接Qb時，將該基本絕熱鎖存器LQ和次級激勵絕熱鎖存器LQb合并為一個主絕熱鎖存器，所述的主絕熱鎖存器接所述的時鐘cp1和cp2，其中LQb接所述的時鐘cp1，LQ接所述的時鐘cp2，常常附加一個PMOS管p10，管p10的柵極接Qb，源極和漏極分別接和地。
上述的絕熱鎖存器在無絕熱門的絕熱CMOS時序電路中的應(yīng)用。
上述的絕熱鎖存器在無絕熱門的絕熱CMOS時序電路中的應(yīng)用，全用所述的絕熱鎖存器組成二級激勵的絕熱十進制減法計數(shù)電路，除絕熱鎖存器外，不再加任何絕熱門，4個初級激勵絕熱鎖存器控制門S3a、R3a、、S2y、R2y、S1y、R1y、S0a、R0a的輸入接主絕熱鎖存器輸出Q3、Q2、Q1和Q0及其非，但要按“+為并聯(lián)，·為串聯(lián)，變量取反”后連接相應(yīng)PMOS管柵極；S3a控制門為單管，柵極接 R3a控制門為單管，柵極接Q3；S0a控制門為單管，柵極接 R0a控制門為單管，柵極接Q0；S2y控制門為2管串聯(lián)，2管柵極分別接Q2和Q3；R2y控制門為2管并聯(lián)，2管柵極分別接 和 S1y控制門為2管串聯(lián)，2管柵極分別接Q0和Q1；R1y、控制門為2管并聯(lián)，2管柵極分別接 和 4個主絕熱鎖存器控制門S3、R3、S2、R2、S1、R1、S0、R0的輸入接初級激勵絕熱鎖存器輸出Q3a、Q2y、Q1y和Q0a及其非，但要按變量取反后接相應(yīng)PMOS管柵極S3控制門為2管串聯(lián)，2管柵極分別接 和 R3控制門為2管串聯(lián)，2管柵極分別接Q2y和 S0控制門為單管，柵極接Q0a；R0控制門為單管，柵極接 S2控制門為2管串聯(lián)，2管柵極分別接 和 R2控制門為2管串聯(lián)，2管柵極分別接Q3a和 S1控制門為2管串聯(lián)，2管柵極分別接Q2y和 R1控制門為2管并聯(lián)，2管柵極分別接Q1y和Q0a。
上述的絕熱鎖存器在無絕熱門的絕熱CMOS時序電路中的應(yīng)用，全用所述的絕熱鎖存器組成二級激勵的絕熱三十一進制計數(shù)電路，除絕熱鎖存器外，不再加任何絕熱門，5個初級激勵絕熱鎖存器控制門S4a、R4a、S3y、R3y、S2a、R2a、S1y、R1y、S0a、R0a的輸入接主絕熱鎖存器輸出Q4、Q3、Q2、Q1和Q0及其非，但要按“+為并聯(lián)，·為串聯(lián)，變量取反”方式連接相應(yīng)PMOS管S4a控制門為單管，柵極接 R4a控制門為單管，柵極接Q3；S2a控制門為單管，柵極接 R2a控制門為單管，柵極接Q2；S0a控制門為單管，柵極接 R0a控制門為單管，柵極接Q0；S3y控制門為3管串聯(lián)，3管柵極分別接 和 R3y控制門為3管并聯(lián)，3管柵極分別接Q3、Q2和Q1；S1y控制門為2管串聯(lián)，2管柵極分別接 和 R1y控制門為2管并聯(lián)，2管柵極分別接Q0和Q1；5個主絕熱鎖存器控制門S4、R4、S3、R3、S2、R2、S1、R1、S0、R0的輸入接初級激勵絕熱鎖存器輸出Q4a、Q3y、Q2a、Q1y和Q0a及其非，但要按變量取反后接相應(yīng)PMOS管柵極S4控制門為2管串聯(lián)，2管柵極分別接 和 R4控制門為2管串聯(lián)，2管柵極分別接 和Q0a；S3控制門為3管串聯(lián)，3管柵極分別接Q3y， 和 R3控制門為2管并聯(lián)后再和單管串聯(lián)，2并聯(lián)管柵極分別接 和 串聯(lián)單管柵極接 S2控制門為2管串聯(lián)，2管柵極分別接Q2a和 R2控制門為并聯(lián)二個2管的串聯(lián)，一個串聯(lián)2管的柵極分別接 和 另一個串聯(lián)2管的柵極分別接 和 S1控制門為2管串聯(lián)，2管柵極分別接Q1y和 R1控制門為2管串聯(lián)后再和單管并聯(lián)，串聯(lián)2管柵極分別接 和 單管柵極接 S0控制門為2管并聯(lián)后再和單管串聯(lián)，2并聯(lián)管柵極分別接Q4a和Q3y，串聯(lián)單管柵極接Q0a；R0控制門為單管，柵極接 這個技術(shù)方案有以下有益效果1.本發(fā)明絕熱鎖存器，一共有三級絕熱鎖存器基本絕熱鎖存器、次級激勵絕熱鎖存器和初級激勵絕熱鎖存器，每一級絕熱鎖存器包含一級絕熱組合電路實現(xiàn)，應(yīng)用其可以完成將兩級絕熱鎖存器組合成二級絕熱組合電路融合在絕熱存儲電路中的二級激勵絕熱CMOS時序電路的實現(xiàn)方法，全部由絕熱鎖存器構(gòu)成，不再加絕熱門，將絕熱CMOS時序電路和功率時鐘發(fā)生器配合在一起去設(shè)計，使得絕熱時序電路的功耗與其它非絕熱時序電路的功耗相比，有大幅度的降低。
2.本發(fā)明的絕熱鎖存器，由三管絕熱反相器內(nèi)核組成，其每一級絕熱鎖存器可包含一級絕熱組合電路，一共有三級絕熱鎖存器基本絕熱鎖存器、次級激勵絕熱鎖存器和初級激勵絕熱鎖存器，二級激勵函數(shù)包含在初級和次級激勵絕熱鎖存器中，也即它們同時又實現(xiàn)了二級絕熱組合邏輯，完成一種實際二級激勵絕熱CMOS時序電路的設(shè)計二級激勵絕熱CMOS十進制減法計數(shù)電路和二級激勵絕熱CMOS三十一進制計數(shù)電路，本發(fā)明還可應(yīng)用推廣為三級激勵絕熱CMOS時序電路的實現(xiàn)方法。為了使本發(fā)明的其它優(yōu)點與特征之間有更緊密的對應(yīng)關(guān)系，其他優(yōu)點以及與已有技術(shù)相比產(chǎn)生的特定功能將在相應(yīng)電路的描述中敘述。


圖1.為本發(fā)明中三管絕熱反相器內(nèi)核構(gòu)成的示意圖；圖2.為本發(fā)明絕熱鎖存器之一電路圖；
圖3.為提供二級激勵絕熱電路能源的近正弦形波三相時鐘cp0、cp1和cp2波形圖；圖4.為本發(fā)明絕熱鎖存器之一電路圖2工作過程形波圖；圖5.絕熱鎖存器之一電路圖2有效功效曲線；圖6.為本發(fā)明絕熱鎖存器之二電路圖；圖7.為本發(fā)明絕熱鎖存器之一電路的符號；圖8.為本發(fā)明絕熱鎖存器之二電路的符號；圖9.為本發(fā)明主絕熱鎖存器之一電路圖；圖10.為本發(fā)明主絕熱鎖存器之二電路圖；圖11.為本發(fā)明主絕熱鎖存器之一電路符號；圖12.為本發(fā)明主絕熱鎖存器之二電路符號；圖13.為本發(fā)明主絕熱鎖存器之一電路圖9工作過程形波圖；圖14.為本發(fā)明絕熱觸發(fā)器電路圖符號；圖15.為本發(fā)明絕熱觸發(fā)器電路14的符號；圖16.為本發(fā)明二級激勵的絕熱十進制減法計數(shù)電路圖；圖17.為本發(fā)明二級激勵的絕熱十進制減法計數(shù)電路圖16的計算機模擬波形圖；圖18.為本發(fā)明二級激勵的絕熱十進制減法計數(shù)電路圖16的時鐘cp2、cp1和cp0計算機模擬功耗曲線圖；圖19.為本發(fā)明二級激勵的絕熱三十一進制計數(shù)電路圖；圖20.為本發(fā)明二級激勵的絕熱三十一進制計數(shù)電路圖19的計算機模擬波形圖；圖21.為本發(fā)明二級激勵的絕熱三十一進制計數(shù)電路圖19的時鐘cp2、cp1和cp0計算機模擬功耗曲線圖；圖22.為提供二級激勵絕熱電路能源的近正弦形波的三相功率時鐘發(fā)生器電路圖；圖23.為提供二級激勵絕熱電路能源的近正弦形波的三相功率時鐘發(fā)生器電路圖22工作過程形波圖；圖24.為提供二級激勵絕熱電路能源的近正弦形波的三相功率時鐘發(fā)生器電路圖22計算機模擬功耗曲線圖；圖25.為提供二級激勵絕熱電路能源的近梯形波的三相功率時鐘發(fā)生器電路圖；圖26.為提供二級激勵絕熱電路能源的近梯形波的三相功率時鐘發(fā)生器電路圖25工作過程形波圖；圖27.為提供二級激勵絕熱電路能源的近梯形波的三相功率時鐘發(fā)生器電路圖25計算機模擬功耗曲線圖；圖28.為提供二級激勵絕熱電路能源的近梯形波的三相功率時鐘的二級激勵的絕熱三十一進制計數(shù)電路圖19工作過程形波圖；
圖29.為提供二級激勵絕熱電路能源的近梯形波的三相功率時鐘的二級激勵的絕熱三十一進制計數(shù)電路圖19的時鐘cp2、cp1和cp0計算機模擬功耗曲線圖；圖30.為提供二級激勵絕熱電路能源的近梯形波的三相功率時鐘cp2、cp1和cp0形波圖。
本發(fā)明的
具體實施例方式實施例1(一)絕熱鎖存器，一共有三級絕熱鎖存器基本絕熱鎖存器、次級激勵絕熱鎖存器和初級激勵絕熱鎖存器，每一級絕熱鎖存器包含一級絕熱組合電路實現(xiàn)，所述的絕熱鎖存器由三管絕熱反相器內(nèi)核和二個控制門組成，所述的三管絕熱反相器內(nèi)核三管中一個PMOS管p1的源極接地即0電位，二個NMOS管n1和n2的源極接時鐘cp即負電位；p1的漏極和n1的漏極以及n2的柵極共同接到Qr輸出端，p1的柵極和n1的柵極以及n2的漏極共同接到 輸出端，Qr和地之間接控制管p3即最簡單的S控制門，p3的柵極接控制信號 和地之間接控制管p2即最簡單的R控制門，p2的柵極接控制信號 滿足RS＝0，即滿足p2和p3二管不同時導(dǎo)通，S＝1時p3管導(dǎo)通，R＝1時p2管導(dǎo)通，一般情況下控制管p2和p3改為多個PMOS控制管的串并聯(lián)組合，即控制門，p3改為S控制門，p2改為R控制門，滿足RS＝0就是滿足S控制門和R控制門不同時導(dǎo)通，按S邏輯式和R邏輯式各自連接S控制門和R控制門的串并聯(lián)結(jié)構(gòu)，其中邏輯加+接為并聯(lián)，邏輯乘·為接串聯(lián)，且按變量取反接輸入控制信號，即因PMOS控制管低電平有效，有相差為120°的三個時鐘cp0、cp1和cp2，初級激勵絕熱鎖存器接時鐘cp0，次級激勵絕熱鎖存器接時鐘cp1，基本絕熱鎖存器接時鐘cp2，三級絕熱鎖存器電路結(jié)構(gòu)相同，所述的控制門為按絕熱時序電路要求的控制門，所述的三級絕熱鎖存器基本絕熱鎖存器、次級激勵絕熱鎖存器和初級激勵絕熱鎖存器，一個輸出為Q和 基本絕熱鎖存器LQ采用最簡單的S控制門即一個控制管p3和最簡單的R控制門即一個控制管p2，一個輸出為Qb和 次級激勵絕熱鎖存器LQb采用一般化的S控制門和一般化的的R控制門，當p3的柵極接 和p2的柵極接Qb時，將該基本絕熱鎖存器LQ和次級激勵絕熱鎖存器LQb合并為一個主絕熱鎖存器，所述的主絕熱鎖存器接所述的時鐘cp1和cp2，其中LQb接所述的時鐘cp1，LQ接所述的時鐘cp2，常常附加一個PMOS管p10，管p10的柵極接Qb，源極和漏極分別接 和地。
本發(fā)明所述的絕熱鎖存器示如圖2，包括虛線框內(nèi)的(n1、n2和p1)三管絕熱反相器內(nèi)核和虛線框二邊的二個控制管(p2和p3)，管p2和p3的柵極分別接 和 滿足RS＝0(即滿足p2和p3二管不同時導(dǎo)通)。圖1左邊二管(n1和p1)是常規(guī)CMOS反相器，其中A端和Y端各自有柵極電容CA和輸出電容CY，因CA缺少絕熱充放電回路，所以增加一管n2，由n2和n1各自實現(xiàn)對CA和CY的絕熱充放電，由此思路將常規(guī)二管CMOS反相器轉(zhuǎn)變?yōu)槿芙^熱反相器內(nèi)核?？紤]功率時鐘發(fā)生器設(shè)計和應(yīng)用的方便，將三個PMOS管的源極接地(0電位)，而二個NMOS管的源極接時鐘cp(負電位)，常用功率時鐘cp是近正弦形波和近梯形波，示如圖3和圖30，圖中三個時鐘cp0、cp1和cp2相差都是120°，各自供給三類絕熱鎖存器初級激勵絕熱鎖存器、次級激勵絕熱鎖存器和基本絕熱鎖存器。
實施例2絕熱鎖存器圖2工作過程參看圖4，圖4最上第一行是近正弦形波的cp2，cp2的波峰是0V(地)，波谷是-3V，即時鐘高電平(1電平)近0V，低電平(0電平)近-3V，cp2接鎖存器時鐘端，cp2近波谷處鎖存器工作(絕熱反相器內(nèi)核電源電壓近3V)，cp2近波峰處鎖存器休止(絕熱反相器內(nèi)核電源電壓近0V)；第二行和第三行分別是 和 輸入波形，第三行和第四行分別是 和Qr工作波形。由圖4看出，①在區(qū)間a滿足R‾=1]]>和S‾=0,]]>即R＝0和S＝1，此時p3導(dǎo)通和p2截止，當cp2下降時，n2導(dǎo)通和n1截止， 隨cp2變化，Qr鉗位到地(1電平)，按鎖存器工作時輸出(cp2近波谷處)，得出Qr‾=0]]>和Qr＝1。
②在區(qū)間c滿足R‾=0]]>和S‾=1,]]>即R＝1和S＝0，此時p2導(dǎo)通和p3截止，當cp2下降時，n1導(dǎo)通和n2截止，Qr隨cp2變化， 鉗位到地(1電平)，按cp2近波谷處，得出Qr‾=1]]>和Qr＝0。
③在區(qū)間b滿足R‾=1]]>和S‾=1,]]>即R＝0和S＝0，此時p2和p3均截止，得出Qr‾=0]]>和Qr＝1，即保持區(qū)間a已存狀態(tài)。
④在區(qū)間d滿足R‾=1]]>和S‾=1,]]>即R＝0和S＝0，此時p2和p3均截止，得出Qr‾=1]]>和Qr＝0，即保持區(qū)間c已存狀態(tài)。
由此可見，絕熱鎖存器滿足RS型特征方程Q+=S+R‾Q]]>(約束條件RS＝0)(1)圖5是絕熱鎖存器圖2有效功效曲線，由圖5曲線最右平坦部分看出，此時該絕熱鎖存器有效功耗表示為P＝0.15μW。
將圖2虛線框二邊的二個控制管(最簡單的控制門)改為多個控制管串并聯(lián)組合(一般控制門)，則得出圖6。圖6右邊p3與p5并聯(lián)后，再和p6串聯(lián)(即S控制門)，表示為S＝(A+B)C。注意連接時邏輯加+為并聯(lián)，邏輯乘·為串聯(lián)，且按變量取反連接輸入信號，即S控制門接 和 圖6左邊p2與p4串聯(lián)(即R控制門)，表示為R＝DE，連接時變量取反，即R控制門接 和 圖2和圖6鎖存器的符號分別示如圖7和圖8。
需有相差為120°的三個時鐘cp0、cp1和cp2，初級激勵絕熱鎖存器接時鐘cp0，次級激勵絕熱鎖存器接時鐘cp1，基本絕熱鎖存器接時鐘cp2。若基本絕熱鎖存器和次級激勵絕熱鎖存器都采用圖2形式，將二個絕熱鎖存器合在一起，得出圖9。又若圖9中次級激勵絕熱鎖存器都改用圖6形式，則得出圖10，其中S＝AB(S控制門邏輯式)和R＝C(D+E)(R控制門邏輯式)。圖9和圖10稱為主絕熱鎖存器，主絕熱鎖存器符號分別示如圖11和圖12。初級激勵絕熱鎖存器采用圖6或圖2的形式。在圖9和圖10中常常加一個虛線表示的管p10，管p10的柵極接Qb，源極和漏極分別接 和地，以便減小寄生電容偶合對該級電路 端處于1電平狀態(tài)時的影響(因Qb＝0，則p10導(dǎo)通，使鉗位近地，即鉗位在1電平)。
主絕熱鎖存器圖9工作過程參看圖13所示的計算機模擬結(jié)果，圖13最上第一行是近正弦形波的cp2，cp2的波峰是0V(地)，波谷是-3V，主絕熱鎖存器二個時鐘端接cp1和cp2；第二行和第三行分別是 和 輸入波形，第三行和第四行分別是 和Q工作波形，第五行和第六行分別是 和Qb工作波形。由圖13看出，①在區(qū)間a滿足R‾=1]]>和S‾=0,]]>即R＝0和S＝1，此時p6導(dǎo)通和p5截止，當cp1下降時，n4導(dǎo)通和n3截止， 隨cp1變化，Qb鉗位到地(1電平)，按cp1近波谷處，得出Qb‾=0]]>和Qb＝1；接著 和Qb使p3導(dǎo)通和p2截止，當cp2下降時，n2導(dǎo)通和n1截止， 隨cp1變化，Q鉗位到地(1電平)，按cp2近波谷處，得出Q‾=0]]>和Q＝1。
②在區(qū)間c滿足R‾=0]]>和S‾=1,]]>即R＝1和S＝0，此時p5導(dǎo)通和p6截止，當cp1下降時，n3導(dǎo)通和n4截止，Qb隨cp1變化， 鉗位到地(1電平)，按cp1近波谷處，得出Qb‾=1]]>和Qb＝0；接著 和Qb使p2導(dǎo)通和p3截止，當cp2下降時，n1導(dǎo)通和n2截止，Q隨cp2變化， 鉗位到地(1電平)，按cp2近波谷處，得出Q‾=1]]>和Q＝0。③在區(qū)間b滿足R‾=1]]>和S‾=1,]]>即R＝0和S＝0，此時p5和p6均截止，得出Qb‾=0]]>和Qb＝1，即保持區(qū)間a已存狀態(tài)；接著 和Qb使p3導(dǎo)通和p2截止，當cp2下降時，n2導(dǎo)通和n1截止， 隨cp2變化，Q鉗位到地(1電平)，按cp2近波谷處，得出Q‾=0]]>和Q＝1。
④在區(qū)間d滿足R‾=1]]>和S‾=1,]]>即R＝0和S＝0，此時p5和p6均截止，得出Qb‾=1]]>和Qb＝0，即保持區(qū)間c已存狀態(tài)；接著 和Qb使p2導(dǎo)通和p3截止，當cp2下降時，n1導(dǎo)通和n2截止，Q隨cp2變化， 鉗位到地(1電平)，按cp2近波谷處，得出Q‾=1]]>和Q＝0。
由此可見，主絕熱鎖存器滿足RS型特征方程Q+=S+R‾Q]]>(約束條件RS＝0)實施例3二級激勵絕熱CMOS時序電路的實現(xiàn)方法。
在直流電源供電的傳統(tǒng)的同步時序電路中，傳統(tǒng)觸發(fā)器是邊沿觸發(fā)的(時鐘上升沿或下降沿觸發(fā))，若為時鐘下降沿觸發(fā)，則傳統(tǒng)觸發(fā)器首先在時鐘下降沿時間接收輸入激勵信號(J，K，D，T等)，然后按信號接收結(jié)果存儲確定的信息，該信息一直保存到下一周期的時鐘下降沿期間的信號接收工作完成，傳統(tǒng)觸發(fā)器共有‘接收’和‘存儲’二階段。同步時序電路的存儲單元是觸發(fā)器，同步時序電路看作由組合電路和存儲電路二大部分構(gòu)成，存儲電路由N個觸發(fā)器構(gòu)成，組合電路由若干門電路構(gòu)成，二大部分在空間上是可分割的。
絕熱電路用交變的功率時鐘供電，在功率時鐘供電作用下，必須經(jīng)過‘接收’、‘存儲’、‘恢復(fù)’和‘休止’四個階段(對應(yīng)于時鐘脈沖的前沿、持續(xù)期、后沿和休止期)。絕熱鎖存器和絕熱組合電路都必須經(jīng)過這四個階段，由此可見，滿足傳統(tǒng)組合電路定義“t時刻的穩(wěn)定輸出僅僅依賴于t時刻的輸入，而與t時刻以前的輸入狀態(tài)無關(guān)”的絕熱組合電路是不存在的，即絕熱組合電路也有‘存儲’，將絕熱組合電路融合在絕熱存儲電路中是最好的選擇。如果仿效用直流能源的傳統(tǒng)時序電路的方法，先設(shè)計絕熱觸發(fā)器，必然要由幾個絕熱鎖存器組成一個絕熱觸發(fā)器，如圖14用三個絕熱鎖存器組成一個絕熱觸發(fā)器(圖15是它的符號)，這適合于一級激勵絕熱CMOS時序電路的實現(xiàn)方法，其中組合電路部分只能實現(xiàn)一級激勵組合函數(shù)，這樣的組合函數(shù)不能很復(fù)雜，特別是與項的變量數(shù)不能很多，很多變量數(shù)的與項對應(yīng)有很多的控制管相串聯(lián)，很多管串聯(lián)使得導(dǎo)通電阻加大，影響控制能力，甚至使控制失靈，不能正常工作。另外，很復(fù)雜的組合函數(shù)對應(yīng)很復(fù)雜的控制管組合，增加寄生電容產(chǎn)生不利作用的可能性。
本發(fā)明將二級絕熱組合電路融合在絕熱存儲電路中的二級激勵絕熱CMOS時序電路的實現(xiàn)方法，它不是現(xiàn)在常用的基于絕熱觸發(fā)器的時序電路的實現(xiàn)方法，而是基于將二級絕熱組合電路融合在絕熱存儲電路中的電路實現(xiàn)，即將絕熱鎖存器和絕熱組合電路融合在一起，使信息存儲功能和組合邏輯功能在空間上彼此包含(不可分割)。采用二級激勵將激勵組合函數(shù)分為二級形式，由初級激勵絕熱鎖存器實現(xiàn)初級激勵組合函數(shù)，所產(chǎn)生的輸出送到次級激勵絕熱鎖存器，次級激勵絕熱鎖存器的輸出送到基本絕熱鎖存器，基本絕熱鎖存器采用圖2形式，只有二個控制管，控制管控制能力強，可以把基本絕熱鎖存器的前二級絕熱鎖存器可看作為二級絕熱組合電路。如果基本絕熱鎖存器和次級激勵絕熱鎖存器的個數(shù)相等(設(shè)為N)，將每個基本絕熱鎖存器和次級激勵絕熱鎖存器合在一起，構(gòu)成N個示如圖10的主絕熱鎖存器；初級激勵絕熱鎖存器的個數(shù)相等(設(shè)為M)，在絕熱CMOS時序電路中有三種可能M＞N，M＜N和M＝N。當‘M＝N’且‘主絕熱鎖存器只有二個控制管’時，則該絕熱CMOS時序電路轉(zhuǎn)化為由N個絕熱觸發(fā)器組成的絕熱時序電路，或者說，由N個絕熱觸發(fā)器組成的絕熱時序電路是二級激勵絕熱CMOS時序電路的特例。若采用絕熱觸發(fā)器的絕熱時序電路控制門允許最多k管串聯(lián)，則二級激勵絕熱時序電路可將k2管串聯(lián)(對應(yīng)k2變量與項)分解為二級去實現(xiàn)，其中每級最多只有k管串聯(lián)(對應(yīng)k變量與項)，二級合在一起實現(xiàn)k2變量與項。本發(fā)明還可推廣為三級激勵絕熱CMOS時序電路的實現(xiàn)方法，其中將基本絕熱鎖存器改用圖6形式，有多個控制管，這是一種將三級絕熱組合電路融合在絕熱存儲電路中，絕熱時序電路可看作為由三級絕熱組合電路(鎖存器)構(gòu)成，因為三級組合電路的將三個絕熱鎖存器是合在一起。在三級激勵絕熱CMOS時序電路中，初級激勵絕熱鎖存器的個數(shù)為M，次級激勵絕熱鎖存器的個數(shù)為N，末級激勵絕熱鎖存器的個數(shù)為L，其中M，N和L各不相等，也可以部分相等或全相等。一般采用絕熱觸發(fā)器的絕熱時序電路若允許最多k管串聯(lián)，則三級激勵絕熱時序電路可將k3管串聯(lián)(對應(yīng)k3變量與項)轉(zhuǎn)化為三級去實現(xiàn)，每級k管串聯(lián)(對應(yīng)k變量與項)。上述二級激勵絕熱CMOS時序電路是三級激勵絕熱CMOS時序電路的特例。
實施例4
所述的二級激勵絕熱CMOS時序電路典型設(shè)計(1)二級激勵的絕熱十進制減法計數(shù)電路。
8421BCD碼十進制減法計數(shù)電路Q3Q2Q1Q0的狀態(tài)變化為1001→1000→0111→0110→0101→0100→0011→0010→0001→0000→1001…，按下述方法依次進行1.首先按常規(guī)采用RS觸發(fā)器的時序電路的設(shè)計方法得出S3=Q3‾Q2‾Q1‾Q0‾,]]>R3=(Q3+Q2)Q1‾Q0‾---(2a)]]>S2=Q3Q1‾Q0‾,]]>R2=Q3‾Q1‾Q0‾---(2b)]]>S1=(Q1+Q2)Q1‾Q0‾,]]>R1=Q1Q0‾---(2c)]]>S0=Q0‾,]]>R0＝Q0(2d)2.接著寫出次級激勵函數(shù)。對式(2)選取公用項Q2y=Q3‾Q2‾,]]>Q1y=Q1‾Q0‾]]>(二變量函數(shù)，延遲120°)和Q3a＝Q3，Q0a＝Q0(單變量，延遲120°)，進行化簡和變換，得出次級激勵函數(shù)S3、R3、S2、R2、S1、R1、S0、R0是Q1y、Q2y和Q3a、Q0a及其非的函數(shù)，S3＝Q2yQ1y，R3=Q2y‾Q1y---(3a)]]>S2＝Q3aQ1y，R2=Q3a‾Q1y---(3b)]]>S1=Q2y‾Q1y,]]>R1=Q1y‾Q0a‾---(3c)]]>S0=Q0a‾,]]>R0＝Q0a(3d)3.寫出初級激勵函數(shù)?？紤]Q2y=Q3‾Q2‾,]]>Q1y=Q1‾Q0‾]]>和Q3a＝Q3，Q0a＝Q0，將它們轉(zhuǎn)換為初級激勵函數(shù)S3a、R3a、S2a、R2a、S0a、R0a、S1y、R1y，它們是Q3、Q2、Q1和Q0及其非的函數(shù)，得出，S3a＝Q3，R3a=Q3‾---(4a)]]>S2y=Q2‾Q3‾,]]>R2y=S2y‾=Q2+Q3---(4b)]]>S1y=Q0‾Q1‾,]]>R1y=S1y‾=Q0+Q1---(4c)]]>S0a＝Q0，R0a=Q0‾---(4d)]]>初級激勵絕熱鎖存器(時鐘為cp0)的輸入按照式(4)接Q3、Q2、Q1和Q0及其非，其輸出為Q3a、Q2y、Q1y和Q0a及其非，它們再按照式(3)接到主絕熱鎖存器(時鐘為cp1和cp2)的各R和S輸入電路中，主絕熱鎖存器輸出為Q3、Q2、Q1和Q0及其非。根據(jù)式(1b)可由上式(3)得出Q3+、Q2+、Q1+和Q0+，注意Q3+、Q2+、Q1+和Q0+是主絕熱鎖存器輸出Q3、Q2、Q1和Q0的下時刻值，也即它們來自主絕熱鎖存器同輸出端。主絕熱鎖存器內(nèi)部包含有次級激勵絕熱鎖存器的內(nèi)輸出記為Q3b、Q2b、Q1b和Q0b。
4.根據(jù)式(3)和(4)畫出二級激勵的絕熱十進制減法計數(shù)電路，示如圖(16)，圖中初級激勵絕熱鎖存器個數(shù)和主絕熱鎖存器個數(shù)恰巧相等，一般不一定相等。若采用絕熱觸發(fā)器，則按式(2)連接，必會出現(xiàn)四管串聯(lián)(對應(yīng)四變量與項)。而圖(16)消去四管串聯(lián)(對應(yīng)四變量與項)，最多只有二管串聯(lián)(對應(yīng)二變量與項)，電路總管數(shù)略少。一般采用絕熱觸發(fā)器的絕熱時序電路若允許最多k管串聯(lián)，則二級激勵絕熱時序電路了將k2管串聯(lián)(對應(yīng)k2變量與項)轉(zhuǎn)化為k管串聯(lián)(對應(yīng)k變量與項)。
圖17是圖16的Pspice計算機模擬波形，最上一組是Q3、Q2、Q1和Q0的波形，由此看出滿足十進制減法計數(shù)電路關(guān)系；第二組是Q3a、Q2y、Q1y和Q0a波形，滿足Q2y=Q3‾Q2‾,]]>Q1y=Q1‾Q0‾]]>和Q3a＝Q3，Q0a＝Q0(注意數(shù)值相等，但相差120°)，第三組是Q3b、Q2b、Q1b和Q0b(與Q3、Q2、Q1和Q0的波形相同)，第三組是時鐘cp2、cp1和cp0的波形(正弦波)，與預(yù)期結(jié)果一致。圖18是時鐘cp2、cp1和cp0功耗曲線，由曲線最右平坦部分看出，時鐘cp2、cp1和cp0輸出到十進制減法計數(shù)電路的有效功耗分別為8.75μW，10.75μW和6.5μW，也即十進制計數(shù)電路有效功耗為8.75+10.75+6.5＝26μW(2)二級激勵的絕熱三十一進制計數(shù)電路。
三十一進制計數(shù)電路Q4Q3Q2Q1Q0的狀態(tài)變化為00000→00001→00010→00011→00100→00101→00110→00111→01000→01001→01010→01011→01100→01101→01110→01111→10000→10001→10010→10011→10100→10101→10110→10111→11000→11001→11010→11011→11100→11101→11110→00000…，按下述方法依次進行1.首先按常規(guī)采用RS觸發(fā)器的時序電路的設(shè)計方法得出S4＝Q3Q2Q1Q0，R4=Q3Q2Q1Q0‾---(5a)]]>S3=Q3‾Q2Q1Q0,]]>R3＝Q3Q2Q1(Q4+Q0) (5b)S2=Q2‾Q1Q0,]]>R2＝Q2Q1Q0+Q4Q3Q2Q1(5c)S1=Q1‾Q0,]]>R1＝Q1Q0+Q4Q3Q2Q1(5d)S0=Q0‾(Q4‾+Q3‾+Q2‾+Q1‾),]]>R0＝Q0(5e)2.接著寫出初級激勵函數(shù)。對式(5)選取公用項Q3y＝Q3Q2Q1，Q1y＝Q1Q0(二變量和三變量函數(shù)，延遲120°)和Q4a＝Q4，Q2a＝Q2，Q0a＝Q0(單變量，延遲120°)，進行化簡和變換，得出次級激勵函數(shù)S3、R3、S2、R2、S1、R1、S0、R0是Q1y、Q3y和Q4a、Q2a、Q0a及其非的函數(shù)，用公用項消去單變量Q3a和Qa1得出S4＝Q3yQ0a，R4=Q3yQ0a‾---(6a)]]>S3=Q3y‾Q2aQ1y,]]>R3＝Q3y(Q0a+Q4a) (6b)S2=Q2a‾Q1y,]]>R2＝Q2aQ1y+Q4aQ3y(6c)S1=Q1y‾Q0a,]]>R1＝Q1y+Q4aQ3y(6d)S0=Q0a‾(Q4a‾+Q3y‾),]]>R0＝Q0a(6e)3.再寫出初級激勵函數(shù)?？紤]Q3y＝Q3Q2Q1，Q1y＝Q1Q0和Q4a＝Q4，Q2a＝Q2，Q0a＝Q0，將它們轉(zhuǎn)換為初級激勵函數(shù)S4a、R4a、S2a、R2a、S0a、R0a和S3y、R3y、S1y、R1y、是Q4、Q3、Q2、Q1和Q0及其非的函數(shù)，得出，S4a＝Q3，R4a=Q3‾---(7a)]]>S3y＝Q3Q2Q1，R3y=S3y1‾=(Q3‾+Q2‾+Q1‾)---(7b)]]>S2a＝Q2，R2a=Q2‾---(7c)]]>S1y＝Q1Q0，R1y=S1y‾=(Q1‾+Q0‾)---(7d)]]>
S0a＝Q0，R0a=Q0‾---(7e)]]>式(6)和(7)消去式(5)四變量與項(對應(yīng)四管串聯(lián))，只有三變量與項(對應(yīng)三管串聯(lián))和二變量與項(對應(yīng)二管串聯(lián))，初級激勵絕熱鎖存器的輸入接Q4、Q3、Q2、Q1和Q0及其非，其輸出為Q4a、Q3y、Q2a、Q1y和Q0a及其非，它們接到主絕熱鎖存器的R和S輸入電路中。根據(jù)式(1b)可由上式得出Q4+、Q3+、Q2+、Q1+和Q0+，注意Q4+、Q3+、Q2+、Q1+和Q0+是主絕熱鎖存器輸出Q4、Q3、Q2、Q1和Q0的下時刻值，也即它們來自主絕熱鎖存器同輸出端。主絕熱鎖存器中包含的次級激勵絕熱鎖存器的輸出記為Q4b、Q3b、Q2b、Qb1和Q0b。
4.根據(jù)式(6)和(7)畫出二級激勵的絕熱三十一進制計數(shù)電路，示如圖(19)，圖中初級激勵絕熱鎖存器個數(shù)和主絕熱鎖存器個數(shù)恰巧相等，一般不一定相等。圖(19)消去四管串聯(lián)(對應(yīng)四變量與項)，電路總管數(shù)略少圖20是圖19的Pspice計算機模擬波形，最上第一組是Q4、Q3、Q2、Q1和Q0的波形，由此看出滿足三十一進制計數(shù)電路關(guān)系；第二組是Q4a、Q3y、Q2a、Q1y和Q0a波形，滿足Q3y＝Q3Q2Q1，Q1y＝Q1Q0，Q4a＝Q4，Q2a＝Q2，Q0a＝Q0(注意等式兩邊數(shù)值相等，但相差120°)，第三組是Q4b、Q3b、Q2b、Qb1和Q0b(與Q4、Q3、Q2、Q1和Q0的波形相同)，第三組是時鐘cp2、cp1和cp0的波形(近正弦波)，與預(yù)期結(jié)果完全一致。圖21是時鐘cp0、cp1和cp2功耗曲線，由曲線最右平坦部分看出，時鐘cp0、cp1和cp2輸出到三十一進制計數(shù)電路的有效功耗分別為8μW，12.5μW和10μW，也即三十一進制計數(shù)電路有效功耗為8+12.5+10＝30.5μW。
實施例5提供該絕熱時序電路能源的近正弦形波的可控三相功率時鐘發(fā)生器電路和近梯形波的可控三相功率時鐘發(fā)生器電路，是一種提供該絕熱時序電路的三相交流能源，它的頻率可以控制，由取自晶體振蕩器的時鐘脈沖cp4決定。
(1)近正弦形波的三相功率時鐘發(fā)生器電路。
圖(22)是功率時鐘cp2、cp1和cp0發(fā)生器電路圖，圖的上半部是三相方波發(fā)生器，包括6個NMOS管(n1、n2、n3、n4、n5、n6)和6個PMOS管(p1、p2、p3、p4、p5、p6)，其中n1和p1，n2和p2，n3和p3各自組成三個CMOS反相器，并且按循環(huán)振蕩器的形式首尾相接，但三個CMOS反相器中NMOS管和PMOS管的源極各自接6個控制管n4和p4，n5和p5，n6和p6的漏極，6個控制管的柵極都接方波cp4，由此cp4控制三相功率時鐘發(fā)生器時鐘發(fā)生器的頻率，而cp4來自石英晶體振蕩器輸出的方波。圖的下半部是波形轉(zhuǎn)換和輸出電路，由3個PMOS管(p7、p8、p9)，3個晶體管(Qs0、Qs1、Qs2)，3個并聯(lián)諧振回路(L0C0、L1C1、L2C2)和3電阻(R0、R1、R2)組成，將方波轉(zhuǎn)換為近正弦形波的功率時鐘cp2、cp1和cp0，并將三相時鐘cp2、cp1和cp0輸出到二級激勵絕熱CMOS時序電路。三相方波發(fā)生器中VC＝-1.5V，VCC＝-3.0V，高電平(1電平)近-1.5V，低電平(0電平)近-3.0V。
三相方波發(fā)生器工作過程在方波cp4的作用下，除起始瞬間非穩(wěn)狀態(tài)外，3個輸出(QsaQsbQsc)不可能是全1(即111)和全0(即000)。當cp4＝1時，3個NMOS管(n4、n5、n6)導(dǎo)通，QsaQsbQsc為3個NMOS管(n1、n2、n3)的柵極，3個管(n1、n2、n3)不能有二個同時導(dǎo)通，所以QsaQsbQsc≠111，實際上當cp4＝1時QsaQsbQsc只能有一個1。當cp4＝0時，3個PMOS管(p4、p5、p6)導(dǎo)通，QsaQsbQsc為3個NMOS管(p1、p2、p3)的柵極，3個管(p1、p2、p3)不能有二個同時導(dǎo)通，所以QsaQsbQsc≠000，實際上當cp4＝0時QsaQsbQsc只能有一個0。
設(shè)現(xiàn)在cp4＝0，QsaQsbQsc＝011，接著變?yōu)閏p4＝1，因管n3的柵極Qsb＝1，管n3導(dǎo)通，使Qsc＝0，并使管n1截止，保持QsaQsb＝01，也即QsaQsbQsc由011→010。繼之變?yōu)閏p4＝1，因管p1的柵極Qsc＝0，管p1導(dǎo)通，使Qsa＝1，并使管p2截止，保持QsbQsc＝10，也即QsaQsbQsc由010→110。類似方式分析表明變化規(guī)律為按從左到右循環(huán)來看QsaQsbQsc，①對cp4＝0，QsaQsbQsc有二個1，當cp4由0→1時，QsaQsbQsc中的第二個1降到0，其余不變。②當cp4＝1時，QsaQsbQsc有二個0，cp4由1→0時，QsaQsbQsc中的第二個0升到1，其余不變。由此得出隨cp4變化QsaQsbQsc由011→010→110→100→101→001→011，Qsa、Qsb和Qsc輸出是方波，它們的相位差是120°。
圖(23)是圖(22)的計算機模擬波形，最上第一組是Qsa、Qsb和Qsc的波形，第二組是時鐘cp2、cp1和cp0的波形，第三是時鐘cp4的波形，由此看出每當cp4邊沿來到時，QsaQsbQsc變化，滿足QsaQsbQsc由011→010→110→100→101→001→011周期性變化規(guī)律，Qsa、Qsb和Qsc輸出是方波，它們的相位差是120°。
波形轉(zhuǎn)換和輸出電路的工作過程Qsc輸出的方波接p9的柵極，控制p9的導(dǎo)通和截止，隨后控制晶體管Qs0的基流，Qs0的集電極接并聯(lián)諧振回路(L2C2)，調(diào)節(jié)該諧振回路的諧振頻率，使其與Qsc輸出的方波的基波頻率接近，由于諧振回路的作用，濾去諧波成分，保留基波成分，結(jié)果在Qs0的集電極產(chǎn)生近正弦形的輸出cp0，輸出cp0的峰-峰值是3V(-3V→0V)。VC＝-1.5V，VCC＝-3.0V，表明直流工作電壓為1.5V，獲得幅值為3.0V的近正弦形波的三相時鐘的輸出。類似的方式得出在Qs1的集電極產(chǎn)生近正弦形的輸出cp1；在Qs2的集電極產(chǎn)生近正弦形波的輸出cp2，它們的相位差是120°，它們的周期是cp4的三倍。
從圖(23)的Pspice計算機模擬波形看出，第二組時鐘cp2、cp1和cp0的波形是近正弦形的，它們的相位差是120°，它們的周期是cp4的三倍，滿足預(yù)期要求。圖(24)是圖(22)的功耗曲線，圖的上半部是三相方波發(fā)生器的的功耗曲線；圖(24)的下半部是波形轉(zhuǎn)換和輸出電路的功耗曲線。由圖(24)曲線最右平坦部分看出，上半部所示的三相方波發(fā)生器的有效功耗為9μW，下半部所示的波形轉(zhuǎn)換和輸出電路的有效功耗為860μW，也即近正弦形的可控三相功率時鐘發(fā)生器電路的有效功耗為869μW。
(2)近梯形波的可控三相功率時鐘發(fā)生器電路。
圖(25)是近梯形波的可控三相功率時鐘cp2、cp1和cp0發(fā)生器電路圖，圖的上半部是三相方波發(fā)生器，包括6個NMOS管(n1、n2、n3、n4、n5、n6)和6個PMOS管(p1、p2、p3、p4、p5、p6)，其電路和圖(22)的上半部完全相同；圖的下半部是波形轉(zhuǎn)換和輸出電路，由3個PMOS管(p7、p8、p9)，3個NMOS管(n7、n8、n9)和3個并聯(lián)諧振回路(L0C0、L1C1、L2C2)組成，將方波轉(zhuǎn)換為近梯形波的功率時鐘cp2、cp1和cp0，并將近梯形波的三相時鐘cp2、cp1和cp0輸出到二級激勵絕熱CMOS時序電路。注L0、L1和L2較大，三相方波發(fā)生器中VC＝-1.5V，VCC＝-3.0V，高電平(1電平)近-1.5V，低電平(0電平)近-3.0V。
三相方波發(fā)生器工作過程和上述圖(22)上半部所示的三相方波發(fā)生器工作過程完全相同，Qsa、Qsb和Qsc輸出是方波，它們的相位差是120°。
波形轉(zhuǎn)換和輸出電路的工作過程Qsc輸出的方波接n9的柵極，控制n9的導(dǎo)通和截止，n9的漏極接并聯(lián)諧振回路(L2C2)，調(diào)節(jié)L2使該諧振回路的諧振頻率，使其低于Qsc輸出的方波的基波，諧振頻率接近四分之一基波頻率，另外，有1個PMOS管p9的源極接n9的漏極，p9的漏極和柵極接VC＝-1.5V，由于諧振回路的作用，在n9的漏極產(chǎn)生近梯形波的輸出cp0。類似的方式得出在n8的漏極產(chǎn)生近梯形波的輸出cp1；在n7的漏極產(chǎn)生近梯形波的輸出cp2。輸出cp2、cp1和cp0的峰-峰值是3V(-3V→0V)，它們的相位差是120°，它們的周期是cp4的三倍。VC＝-1.5V，VCC＝-3.0V，表明直流工作電壓為1.5V，獲得幅值為3.0V的近梯形波的三相時鐘的輸出。
從圖(26)所示的Pspice計算機模擬波形看出，第二組時鐘cp2、cp1和cp0的波形是近梯形波的，它們的相位差是120°，它們的周期是cp4的三倍，滿足預(yù)期要求。圖(27)是圖(25)的功耗曲線，圖的下半部是三相方波發(fā)生器的的功耗曲線；圖(27)的上半部是波形轉(zhuǎn)換和輸出電路的功耗曲線。由圖(27)曲線最右平坦部分看出，上半部所示的波形轉(zhuǎn)換和輸出電路的有效功耗為387μW，下半部所示的可控三相方波發(fā)生器的有效功耗為9μW，也即近梯形波的可控三相功率時鐘發(fā)生器電路的有效功耗為396μW。
將圖25產(chǎn)生的近梯形波的輸出cp2、cp1和cp0接到圖19所示的二級激勵的絕熱三十一進制計數(shù)電路的三個時鐘端，進行Pspice計算機模擬，得出圖28所示的計算機模擬波形，圖28最上第一組是Q4、Q3、Q2、Q1和Q0的波形，由此看出，滿足三十一進制計數(shù)電路關(guān)系；第二組是Q4b、Q3b、Q2b、Qb1和Q0b(與Q4、Q3、Q2、Q1和Q0的波形相同)，第三組是Q4a、Q3y、Q2a、Q1y和Q0a波形，滿足Q3y＝Q3Q2Q1，Q1y＝Q1Q0，Q4a＝Q4，Q2a＝Q2，Q0a＝Q0(注意等式兩邊數(shù)值相等，但相差120°)，第四組是時鐘cp2、cp1和cp0的波形(近梯形波)，與預(yù)期結(jié)果一致。圖29是時鐘cp0、cp1和cp2功耗曲線，由曲線最右平坦部分看出，時鐘cp0、cp1和cp2輸出到三十一進制計數(shù)電路的有效功耗分別為11.5μW，16.5μW和16.25μW，也即三十一進制計數(shù)電路有效功耗為11.5+16.5+16.25＝45μW。
實施例6一.在絕熱時序電路中三相功率時鐘是最好的選擇。
在絕熱時序電路中絕熱鎖存器和絕熱組合電路是用多個交變的功率時鐘供電，設(shè)時鐘脈沖cp相對地的電壓的絕對值ΔVcp是在0(地)到Vm間變化，在cp脈沖作用下，不論是正脈沖或負脈沖，必須經(jīng)過‘接收’、‘存儲’、‘恢復(fù)’和‘休止’四個階段(對應(yīng)于cp脈沖的‘前沿’、‘持續(xù)期’、‘后沿’和‘休止期’)。對波形非理想的交變的功率時鐘cp也都必須經(jīng)過這四個階段①‘休止階段’是指cp相對地的電壓的絕對值ΔVcp接近0，即該級絕熱電路(包括相應(yīng)MOS控制門)的工作電壓接近0，因控制門輸出電位接近0，前級接到控制門輸入的變化不會使控制門輸出出現(xiàn)較大電位跳變，(如控制門是一個MOS管，則管的漏極和源極間電位VDS接近0，柵極電壓VG的改變不會引起控制管VDS電位跳變或跳變最小；而其它階段VDS不接近0，VG的改變將可能引起VDS電位較大跳變，增加非絕熱功耗)。休止時間記為ts。②‘存儲階段’是指ΔVcp接近Vm，絕熱電路(包括相應(yīng)MOS控制門)處在正常工作電壓下，所存儲的信息穩(wěn)定，而且可以對外產(chǎn)生穩(wěn)定的輸出，而且不受干擾的影響。存儲時間記為th。③‘接收階段’是指ΔVcp由近0到近Vm，也即ΔVcp由小到大的增加過程，絕熱電路從‘休止’向‘存儲’過渡，過渡完成后絕熱電路存儲什么信息取決于控制門輸入電壓(控制管柵極輸入電壓)。接收時間記為tc。④‘恢復(fù)階段’是指ΔVcp由近Vm到近0，也即ΔVcp由大到小的下降過程，絕熱電路從‘存儲’向‘休止’過渡?；謴?fù)時間記為tr。時鐘周期T＝tc+th+tr+ts。
設(shè)絕熱記憶電路有多個時鐘cp0、cp1、cp2…cpk作用，分別作用到0級絕熱電路，1級絕熱電路，2級絕熱電路…，k級絕熱電路。0級絕熱電路輸出端接1級絕熱電路控制門，1級絕熱電路輸出端接2級絕熱電路控制門，…，k級絕熱電路輸出端接0級絕熱電路控制門。任意級絕熱電路在本級的‘接收’、‘存儲’、‘恢復(fù)’和‘休止’四階段即要滿足絕熱條件，也要滿足穩(wěn)定性條件。絕熱條件要求MOS管導(dǎo)通時源漏二極間的電壓近0，無電位跳變或跳變最小，以使MOS管功耗極小(近0)；反之，若MOS管源漏二極間的電壓不近0(或較大)，MOS管導(dǎo)通電阻將產(chǎn)生較大的非絕熱功耗。
1.絕熱條件要求若本級絕熱電路(如1級絕熱電路)處在‘接收階段’，則要求下級絕熱電路(如2級絕熱電路)處在‘休止階段’。因為這時下級絕熱電路的工作電壓接近0(相應(yīng)MOS控制門工作電壓接近0)，本級絕熱電路在‘接收階段’ 輸出端電壓變化不會使下級絕熱電路控制門輸出出現(xiàn)較大電位跳變(即無電位跳變或跳變最小，以使MOS管功耗極小)。
2.穩(wěn)定性條件要求若本級絕熱電路(如1級絕熱電路)處在‘接收階段’，則要求前級絕熱電路(如0級絕熱電路)處在‘存儲階段’。因為本級絕熱電路控制門的輸入來自前級絕熱電路輸出，只有前級絕熱電路所存儲的信息穩(wěn)定，而且可以對外產(chǎn)生穩(wěn)定的輸出，不受干擾的影響，才能保證本級絕熱電路可靠的接收信息。
定理1.雙時鐘絕熱記憶電路不滿足絕熱條件和穩(wěn)定性條件要求。三時鐘絕熱記憶電路是一個最好的選擇。
證設(shè)雙時鐘是cp0和cp1，cp0接0級絕熱電路，cp1接1級絕熱電路。根據(jù)穩(wěn)定性條件要求若1級絕熱電路處在‘接收階段’，則要求0級絕熱電路處在‘存儲階段’。再根據(jù)絕熱條件要求若1級絕熱電路處在‘接收階段’，則要求0級絕熱電路處在‘休止階段’(因為1級絕熱電路的下級級絕熱電路就是0級絕熱電路)。對0級絕熱電路‘存儲階段’和‘休止階段’是不相交的，1級絕熱電路的‘接收階段’ 不可能即處在0級絕熱電路的‘存儲階段’，又處在0級絕熱電路的‘休止階段’，所以不能同時滿足絕熱條件和穩(wěn)定性條件的要求。
由此可見，雙時鐘絕熱記憶電路不是一個好的選擇；能同時滿足絕熱條件和穩(wěn)定性條件的要求的時鐘數(shù)≥3。三時鐘絕熱記憶電路是一個最好的選擇，如圖30就能同時滿足絕熱條件和穩(wěn)定性條件的要求。四時鐘絕熱記憶電路雖能同時滿足絕熱條件和穩(wěn)定性條件的要求，但是時鐘數(shù)＞3，相應(yīng)絕熱電路又多一級，不如三時鐘絕熱記憶電路。
二.本發(fā)明中有效耗損功率Peff計算和模擬測試。對于雙極型電路和MOS電路，半導(dǎo)體器件內(nèi)存在非線性參數(shù)(器件電阻和電容值是電壓或電流的函數(shù))，拉氏變換，疊加原理和戴維南原理已失效，整體電路耗損功率計算公式很難推出，既使推出，也存在很大的近似?？筛鶕?jù)普遍適用的能量守恒定律推出，能量守恒定律在任何情況下都成立，不受由非線性影響。在無窮小時間間隔dt內(nèi)由電源送到電路的微功率是V(t)I(t)dt，V(t)是電源輸出端電壓，I(t)是電源輸出電流，而I(t)＞0表示dt內(nèi)瞬時功率由電源送到電路，I(t)＜0表示dt內(nèi)瞬時功率由電路返回電源，由此推出有效耗損功率Peff計算公式表達如下Peff=1KT∫0KTV(t)I(t)dt---(9)]]>式(9)有廣泛適用性，不必編程，直接用函數(shù)AVG()測量。通常存在較大的起始功耗，為使起始功耗影響接近0(或到達讀數(shù)允許的誤差范圍內(nèi))，可取很大的t＝KT，曲線最右趨于平坦，在平坦部分讀數(shù)很方便。
權(quán)利要求
1.一種絕熱鎖存器，一共有三級絕熱鎖存器基本絕熱鎖存器、次級激勵絕熱鎖存器和初級激勵絕熱鎖存器，其特征是每一級絕熱鎖存器包含一級絕熱組合電路實現(xiàn)，所述的絕熱鎖存器由三管絕熱反相器內(nèi)核和二個控制門組成；所述的三管絕熱反相器內(nèi)核三管中一個PMOS管p1的源極接地即0電位，二個NMOS管n1和n2的源極接時鐘cp即負交變電位，p1的漏極和n1的漏極以及n2的柵極共同接到Qr輸出端，p1的柵極和n1的柵極以及n2的漏極共同接到 輸出端，Qr和地之間接控制管p3即最簡單的S控制門，p3的柵極接控制信號 和地之間接控制管p2即最簡單的R控制門，p2的柵極接控制信號 滿足RS＝0，即滿足p2和p3二管不同時導(dǎo)通，S＝1時p3管導(dǎo)通，R＝1時p2管導(dǎo)通，一般情況下控制管p2和p3改為多個PMOS控制管的串并聯(lián)組合，即改為控制門，p3改為S控制門，p2改為R控制門，滿足RS＝0就是滿足S控制門和R控制門不同時導(dǎo)通，按S邏輯式和R邏輯式各自連接S控制門和R控制門的串并聯(lián)結(jié)構(gòu)，其中邏輯加+接為并聯(lián)，邏輯乘·為接串聯(lián)，且按變量取反接輸入控制信號，即因PMOS控制管低電平有效，有相差為120°的三個時鐘cp0、cp1和cp2，初級激勵絕熱鎖存器接時鐘cp0，次級激勵絕熱鎖存器接時鐘cp1，基本絕熱鎖存器接時鐘cp2，三級絕熱鎖存器電路結(jié)構(gòu)相同，所述的控制門為按絕熱時序電路要求的控制門。
2.根據(jù)權(quán)利要求1所述的絕熱鎖存器，其特征是所述的三級絕熱鎖存器基本絕熱鎖存器、次級激勵絕熱鎖存器和初級激勵絕熱鎖存器，一個輸出為Q和 基本絕熱鎖存器LQ采用最簡單的S控制門即一個控制管p3和最簡單的R控制門即一個控制管p2；一個輸出為Qb和 次級激勵絕熱鎖存器LQb采用一般化的S控制門和一般化的的R控制門，當p3的柵極接 和p2的柵極接Qb時，將該基本絕熱鎖存器LQ和次級激勵絕熱鎖存器LQb合并為一個主絕熱鎖存器，所述的主絕熱鎖存器接所述的時鐘cp1和cp2，其中LQb接所述的時鐘cp1，LQ接所述的時鐘cp2，常常附加一個PMOS管p10，管p10的柵極接Qb，源極和漏極分別接 和地。
3.一種上述的絕熱鎖存器在無絕熱門的絕熱CMOS時序電路中的應(yīng)用。
4.根據(jù)權(quán)利要求3所述的絕熱鎖存器在無絕熱門的絕熱CMOS時序電路中的應(yīng)用，其特征是全用所述的絕熱鎖存器組成二級激勵的絕熱十進制減法計數(shù)電路，除絕熱鎖存器外，無任何絕熱門，4個初級激勵絕熱鎖存器控制門S3a、R3a、S2y、R2y、S1y、R1y、S0a、R0a的輸入接主絕熱鎖存器輸出Q3、Q2、Q1和Q0及其非，但要按“+為并聯(lián)，·為串聯(lián)，變量取反”后連接相應(yīng)PMOS管柵極；S3a控制門為單管，柵極接 R3a控制門為單管，柵極接Q3；S0a控制門為單管，柵極接 R0a控制門為單管，柵極接Q0；S2y控制門為2管串聯(lián)，2管柵極分別接Q2和Q3；R2y控制門為2管并聯(lián)，2管柵極分別接 和 S1y控制門為2管串聯(lián)，2管柵極分別接Q0和Q1；R1y控制門為2管并聯(lián)，2管柵極分別接 和 4個主絕熱鎖存器控制門S3、R3、S2、R2、S1、R1、S0、R0的輸入接初級激勵絕熱鎖存器輸出Q3a、Q2y、Q1y和Q0a及其非，但要按變量取反后接相應(yīng)PMOS管柵極S3控制門為2管串聯(lián)，2管柵極分別接 和 R3控制門為2管串聯(lián)，2管柵極分別接Q2y和 S0控制門為單管，柵極接Q0a；R0控制門為單管，柵極接 S2控制門為2管串聯(lián)，2管柵極分別接 和 R2控制門為2管串聯(lián)，2管柵極分別接Q3a和 S1控制門為2管串聯(lián)，2管柵極分別接Q2y和 R1控制門為2管并聯(lián)，2管柵極分別接Q1y和Q0a。
5.根據(jù)權(quán)利要求3所述的絕熱鎖存器在無絕熱門的絕熱CMOS時序電路中的應(yīng)用，其特征是全用所述的絕熱鎖存器組成二級激勵的絕熱三十一進制計數(shù)電路，除絕熱鎖存器外，無任何絕熱門，5個初級激勵絕熱鎖存器控制門S4a、R4a、S3y、R3y、S2a、R2a、S1y、R1y、S0a、R0a的輸入接主絕熱鎖存器輸出Q4、Q3、Q2、Q1和Q0及其非，但要按“+為并聯(lián)，·為串聯(lián)，變量取反”方式連接相應(yīng)PMOS管S4a控制門為單管，柵極接 R4a控制門為單管，柵極接Q3；S2a控制門為單管，柵極接 R2a控制門為單管，柵極接Q2；S0a控制門為單管，柵極接 R0a控制門為單管，柵極接Q0；S3y控制門為3管串聯(lián)，3管柵極分別接 和 R3y控制門為3管并聯(lián)，3管柵極分別接Q3、Q2和Q1；S1y控制門為2管串聯(lián)，2管柵極分別接 和 R1y控制門為2管并聯(lián)，2管柵極分別接Q0和Q1；5個主絕熱鎖存器控制門S4、R4、S3、R3、S2、R2、S1、R1、S0、R0的輸入接初級激勵絕熱鎖存器輸出Q4a、Q3y、Q2a、Q1y和Q0a及其非，但要按變量取反后接相應(yīng)PMOS管柵極S4控制門為2管串聯(lián)，2管柵極分別接 和 R4控制門為2管串聯(lián)，2管柵極分別接 和Q0a；S3控制門為3管串聯(lián)，3管柵極分別接Q3y， 和 R3控制門為2管并聯(lián)后再和單管串聯(lián)，2并聯(lián)管柵極分別接 和 串聯(lián)單管柵極接 S2控制門為2管串聯(lián)，2管柵極分別接Q2a和 R2控制門為并聯(lián)二個2管的串聯(lián)，一個串聯(lián)2管的柵極分別接 和 另一個串聯(lián)2管的柵極分別接 和 S1控制門為2管串聯(lián)，2管柵極分別接Q1y和 R1控制門為2管串聯(lián)后再和單管并聯(lián)，串聯(lián)2管柵極分別接 和 單管柵極接 S0控制門為2管并聯(lián)后再和單管串聯(lián)，2并聯(lián)管柵極分別接Q4a和Q3y，串聯(lián)單管柵極接Q0a；R0控制門為單管，柵極接
全文摘要
絕熱鎖存器及其在無絕熱門的絕熱CMOS時序電路中的應(yīng)用，目前的絕熱時序電路是由絕熱觸發(fā)器和絕熱門組成，本發(fā)明將“絕熱組合電路”和“絕熱存儲電路”二大部分融合為一整體，使信息存儲功能和組合邏輯功能在空間上不可分割，任意絕熱時序電路全部由絕熱鎖存器構(gòu)成，不再加絕熱門，不是按絕熱觸發(fā)器為單元傳統(tǒng)方式組成的，是符合絕熱時序電路特點的現(xiàn)實的方法，本發(fā)明絕熱鎖存器一共有三級絕熱鎖存器基本絕熱鎖存器、次級激勵絕熱鎖存器和初級激勵絕熱鎖存器，所述的絕熱鎖存器由三管絕熱反相器內(nèi)核和二個控制門組成，每一級絕熱鎖存器包含一級絕熱組合電路實現(xiàn)，用于低功耗超大規(guī)模數(shù)字集成電路。
文檔編號H03K19/00GK101087128SQ200610139089
公開日2007年12月12日 申請日期2006年10月8日 優(yōu)先權(quán)日2006年6月7日
發(fā)明者劉瑩, 方倩, 方振賢 申請人:黑龍江大學(xué), 方倩, 劉瑩