專利名稱：集成電路的多功能輸入端子的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及集成電路的端子，其中所述端子用于接收對集成電路內(nèi)的電路進
行配置的配置信息。
背景技術(shù)：
圖1是現(xiàn)有技術(shù)中移動電話1的簡化圖，移動電話1具有電源管理單元(PMU)4和 中央處理器(CPU) 5。如圖1所示，移動電話1包括小孔2和ON/OFF (開/關(guān))按鍵3。 PMU 4包括兩個輸入端子Tl和T2。 Tl和T2分別通過電阻器Rl和R2在外部耦接到電源電壓 VDD。小孔2容納開關(guān)A，開關(guān)A用于在開關(guān)A閉合時將PMU 4的端子Tl耦接到數(shù)字邏輯低 電壓GND。 ON/OFF按鍵3控制開關(guān)B，以在開關(guān)B閉合時將PMU 4的端子T2耦接到數(shù)字邏 輯低電壓GND。在正常工作中，PMU 4向CPU 5輸出電源電壓。用戶可按壓小孔2內(nèi)的開關(guān) A以使移動電話復(fù)位，或者按下ON/OFF按鍵3以啟用/禁用移動電話。 圖2是表9，其說明現(xiàn)有技術(shù)中如何利用PMU 4的兩個輸入端子Tl和T2配置圖1 的移動電話l。如果移動電話1出現(xiàn)某種故障，則用戶按壓小孔2內(nèi)的開關(guān)A。開關(guān)A閉合， 并使端子T1耦接到地(GND)，在表9中將T1標(biāo)記為"0"。響應(yīng)于此，PMU 4輸出第一數(shù)字邏 輯信號以使CPU 5復(fù)位。相反，如果移動電話1正常工作，則開關(guān)A保持打開，并且用戶利 用0N/0FF按鍵3來啟用或禁用移動電話。在圖2的例子中，如果用戶按下0N/0FF按鍵3， 則開關(guān)B閉合，并且使端子T2耦接到地(GND)，在表9中將T2標(biāo)記為"0"。響應(yīng)于此，PMU 4輸出第二數(shù)字邏輯信號，以啟用CPU 5 (如果CPU 5此前被禁用)或禁用CPU 5 (如果CPU 5此前被啟用)。在正常運行期間，開關(guān)A和B均被釋放，并且端子Tl和T2具有數(shù)字邏輯 高電壓，在表9中將T1和T2標(biāo)記為"1"。響應(yīng)于此，PMU 4輸出第三數(shù)字邏輯信號，并保持 于空閑狀態(tài)。如圖2所示，開關(guān)A具有高于開關(guān)B的優(yōu)先權(quán)。只要開關(guān)A被按下閉合，則無 論開關(guān)B是被按下還是被釋放，PMU 4均輸出第一數(shù)字邏輯信號來使CPU 5復(fù)位。然而，需 要使用兩個輸入端子Tl和T2才能使PMU 4能夠檢測開關(guān)A和/或開關(guān)B是被按下還是被 釋放。PMU 4隨后輸出對應(yīng)的數(shù)字邏輯信號來使CPU 5復(fù)位或啟用/禁用CPU 5。因此，希 望對上述PMU 4進行改進。

實用新型內(nèi)容本實用新型所要解決的技術(shù)問題是提供一種集成電路的多功能輸入端子，通過判 斷耦接至電壓源的阻抗，設(shè)置相應(yīng)的數(shù)字邏輯信號，可以實現(xiàn)使用單個端子將集成電路配 置成三種狀態(tài)之一，降低了使用集成電路的裝置的制造成本。為了解決以上技術(shù)問題，本實 用新型提供了如下技術(shù)方案 首先，本實用新型提供了一種集成電，其包括端子；電路，判斷所述端子是在所 述集成電路外部通過低阻抗耦接到電壓源、還是在所述集成電路外部通過中等阻抗耦接到 所述電壓源、或是所述端子浮動或基本上浮動，如果所述電路判斷出所述端子通過所述低 阻抗耦接到所述電壓源，則所述電路設(shè)置第一數(shù)字邏輯信號，其中如果所述電路判斷出所述端子通過所述中等阻抗耦接到所述電壓源，則所述電路設(shè)置第二數(shù)字邏輯信號，并且其 中如果所述電路判斷出所述端子浮動或基本上浮動，則所述電路設(shè)置第三數(shù)字邏輯信號。 其次，本實用新型還提供了一種集成電路，其包括端子；用于進行下列判斷的裝 置(a)所述端子在所述集成電路外部通過低阻抗耦接到電壓源，還是(b)所述端子在所 述集成電路外部通過相對中等的阻抗耦接到所述電壓源，或(C)所述端子浮動或基本上 浮動，如果所述裝置判斷出(a)，則所述裝置設(shè)置第一數(shù)字邏輯信號，如果所述裝置判斷出 (b)，則所述裝置設(shè)置第二數(shù)字邏輯信號，并且如果所述裝置判斷出(c)，則所述裝置設(shè)置第 三數(shù)字邏輯信號。 最后，本實用新型還提供了一種集成電路，其包括端子；電路，判斷所述端子是 在所述集成電路外部通過低阻抗耦接到第一電壓源、還是在所述集成電路外部通過中等阻 抗耦接到第二電壓源、或是所述端子浮動或基本上浮動，如果所述電路判斷出所述端子通 過所述低阻抗耦接到所述第一電壓源，則所述電路設(shè)置第一數(shù)字邏輯信號，如果所述電路 判斷出所述端子通過所述中等阻抗耦接到所述第二電壓源，則所述電路設(shè)置第二數(shù)字邏輯 信號，并且如果所述電路判斷出所述端子浮動或基本上浮動，則所述電路設(shè)置第三數(shù)字邏 輯信號。 在一個實施例中，所述集成電路是電源管理單元(PMU)，其向中央處理器(CPU)輸 出電源電壓。當(dāng)?shù)谝惠斎腴_關(guān)A閉合時，所述輸入端子通過低阻抗耦接到電壓源。當(dāng)?shù)诙?輸入開關(guān)B閉合時，所述輸入端子通過中等阻抗耦接到電壓源。當(dāng)沒有輸入開關(guān)閉合時，所 述輸入端子浮動。PMU內(nèi)的電路檢測開關(guān)A和/或開關(guān)B是打開還是閉合，并且決定所述端 子的三種狀態(tài)之一。響應(yīng)于此，當(dāng)開關(guān)A閉合時，所述電路設(shè)置第一數(shù)字邏輯信號以使CPU 復(fù)位；當(dāng)只有開關(guān)B閉合時，所述電路設(shè)置第二數(shù)字邏輯信號以啟用/禁用CPU ;并且當(dāng)開 關(guān)A和開關(guān)B均不閉合時，所述電路設(shè)置第三數(shù)字邏輯信號并保持于空閑狀態(tài)。在一個例 子中，所述電壓源是數(shù)字邏輯低電壓源(GND)。在另一例子中，所述電壓源是數(shù)字邏輯高電 壓源(VDD)。 綜上所述，本實用新型所采用的集成電路，通過使用新穎的單個輸入端子，可減少 集成電路中的端子數(shù)。減小端子數(shù)會降低采用集成電路的裝置(例如移動電話)的制造 成本。此外，集成電路內(nèi)的電路是簡單電路；其不僅檢測多個輸入開關(guān)的狀態(tài)，而且還劃分 所述多個輸入開關(guān)的優(yōu)先權(quán)。最后，當(dāng)沒有輸入開關(guān)閉合時，所述電路以零靜態(tài)電流狀態(tài)工 作，從而降低功耗。 關(guān)于本實用新型的優(yōu)點與精神可以藉由以下的
和具體實施方式
得到進 一步的了解。
以下結(jié)合附圖和具體實施方式
對本實用新型作進一步詳細說明，其中相同的編號
指示相同的組件。 圖1是現(xiàn)有技術(shù)中移動電話中傳統(tǒng)電源管理單元(PMU)集成電路的簡化圖。 圖2是圖解說明傳統(tǒng)PMU集成電路的兩個端子上的數(shù)字信號如何配置圖1的移動 電話的表。 圖3(a)是依據(jù)一新穎性包括一新穎PMU集成電路14的移動電話11的示意圖。
6[0015] 圖3(b)是依據(jù)一新穎性包一括新穎的PMU集成電路24的移動電話21的示意圖。 圖4是說明如何利用新穎的PMU集成電路的單個輸入端子來配置移動電話的表。 圖5是簡化方塊圖，其圖解說明圖3(a)所示新穎PMU集成電路14內(nèi)的電路。 圖6是PMU集成電路14內(nèi)的電路21的第一實施例。 圖7是列示圖6的電路40操作的三種工作狀態(tài)(Q0，Q1和Q2)的表。該表還列示 PMU集成電路14在這三種狀態(tài)的每一種狀態(tài)中所執(zhí)行的對應(yīng)功能。 圖8是PMU集成電路14內(nèi)的電路21的第二實施例示意圖。 圖9是PMU集成電路14內(nèi)的電路21的第三實施例示意圖。 圖10是依據(jù)一新穎性的一新穎PMU集成電路100示意圖。 圖11是列示圖10所示電路101的三種工作狀態(tài)(Q0， Ql和Q2)的表。該表還列
示PMU集成電路100在這三種狀態(tài)的每一種狀態(tài)中所執(zhí)行的對應(yīng)功能。 圖12是依據(jù)一新穎性的一新穎PMU集成電路200示意圖。 圖13是依據(jù)一新穎性，可將CPU耦接到新穎集成電路的替代方法的示意圖。
具體實施方式現(xiàn)在將詳細參照本實用新型的某些實施例，這些實施例的例子在附圖中被示出。 圖3(a)是依據(jù)一新穎性的一具有新穎的電源管理單元(PMU)集成電路14和中央 處理器(CPU) 15的移動電話11的簡化圖。移動電話11包括小孔12和0N/0FF按鍵13。 PMU 14包括單個輸入端子16(T1)。小孔12容納開關(guān)A，當(dāng)開關(guān)A閉合時，開關(guān)A將PMU 14的端 子Tl耦接到數(shù)字邏輯低電壓GND。 0N/0FF按鍵13控制開關(guān)B，當(dāng)開關(guān)B閉合時，開關(guān)B將 PMU 14的同一端子T1通過外部電阻器REXT耦接到GND。在正常運行中，PMU 14向CPU 15 輸出電源電壓。PMU 14還檢測來自端子T1的數(shù)字輸入信號IN，并響應(yīng)于此而執(zhí)行對應(yīng)的 功能。例如，如下文所更詳細說明，移動電話11的用戶可閉合開關(guān)A(通過按壓小孔12內(nèi) 的開關(guān)A)以使移動電話的CPU 15復(fù)位，或者閉合開關(guān)B(通過按下0N/0FF按鍵13)以啟 用或禁用行動電話的CPU 15。 圖3(b)是依據(jù)一新穎性的一具有新穎的PMU集成電路24和CPU 25的移動電話 21的簡化圖。圖3(b)的移動電話21類似于圖3(a)的移動電話ll。然而，在圖3(b)中， 開關(guān)A由0N/0FF按鍵23控制，而開關(guān)B被直接閉環(huán)控制線29取代。在圖3(b)的例子中， 端子Tl通過REXT耦接到CPU 25的GPIO端子。 圖4是表30，其說明如何利用圖3 (a)所示PMU集成電路14的單個輸入端子Tl來 配置移動電話ll。如果開關(guān)A被按下而閉合，則T1 "被束縛為低電平"，或者換句話說，通 過短接或相對低的阻抗耦接到數(shù)字邏輯低電壓GND。此時稱端子T1處于數(shù)字邏輯低狀態(tài) "0"。 PMU 14檢測該"0"狀態(tài)，并且設(shè)置第一數(shù)字邏輯信號以使CPU 15復(fù)位。如果開關(guān)A 釋放、但開關(guān)B被按下而閉合，則Tl通過相對中等的阻抗REXT耦接到數(shù)字邏輯低電壓GND。 該中等阻抗?fàn)顟B(tài)在圖4所示的表30中被標(biāo)記為"R"。 PMU 14檢測該"R"狀態(tài)，并且設(shè)置第 二數(shù)字邏輯信號，以啟用CPU 15 (如果CPU 15此前被禁用)或禁用CPU 15 (如果CPU15此 前被啟用)。如果開關(guān)A和B 二者均被釋放，則稱端子Tl處于"浮動或基本浮動"的狀態(tài)。 PMU 14檢測此種"浮動"狀態(tài)，并且設(shè)置第三數(shù)字邏輯信號。通常，PMU 14在該"浮動"狀 態(tài)中只是保持空閑。[0030] 在上面所示出的例子中，PMU 14能夠檢測單個輸入端子Tl的三種狀態(tài)之一，并且 響應(yīng)于此而執(zhí)行與所檢測狀態(tài)相關(guān)聯(lián)的預(yù)定功能。通過采用新穎的單個輸入端子T1而不 是兩個輸入端子(例如，圖1中所示的端子Tl和T2)，在許多應(yīng)用中可減少集成電路的端子 數(shù)。減少端子數(shù)能降低采用集成電路的裝置(例如移動電話)的制造成本。 圖5是簡化方塊圖，其圖解說明如何實現(xiàn)圖3(a)的PMU 14以檢測輸入端子Tl的 三種狀態(tài)之一的實例。PMU 14的電路21包括電子元件22和檢測電路23。在圖5的例子 中，元件22是上拉電阻器Rl或電流源ISOURCE，其將端子Tl耦接到電源電壓VDD。檢測電 路23從端子Tl接收數(shù)字輸入信號IN，并決定以下三種狀態(tài)之一 Q0， Ql，或Q2。更具體而 言，檢測電路23決定1)是將端子T1通過相對低的阻抗耦接到數(shù)字邏輯低電壓(此稱為狀 態(tài)Q0)，還是2)將端子T1通過相對中等的阻抗耦接到數(shù)字邏輯低電壓(此稱為狀態(tài)Q1)， 或3)使端子Tl浮動或基本浮動(此稱為狀態(tài)Q2)。 圖6是電路40的方塊圖，其圖解說明圖5的電路21的第一實施例。在圖6的實施 例中，電路40包括上拉電阻器31(R1)、具有閾值電壓VTH的P溝道場效應(yīng)晶體管(PFET)32、 反相器34、比較器35和解碼邏輯電路36。上拉電阻器31將端子Tl耦接到電源電壓VDD。 PFET 32具有耦接到端子Tl的柵極、耦接到電源電壓VDD的源極和通過電阻器33耦接到 GND的漏極。PFET 32的漏極還耦接到反相器34的輸入引線。反相器34將第一數(shù)字信號X 輸出到解碼邏輯電路36的第一輸入引線上。比較器35具有耦接到端子Tl的非反相輸入 引線和耦接到參考電壓VREF的反相輸入引線。VREF高于GND、但低于VDD。比較器35將第 二數(shù)字信號Y輸出到解碼邏輯電路36的第二輸入引線上。解碼邏輯電路36接收這兩個數(shù) 字信號X和Y，并將它們解碼成三種可能的狀態(tài)QO， Ql和Q2。 圖7是表50，其列示圖6的電路40操作的三種工作狀態(tài)(QO， Ql和Q2)。該表還 列示PMU集成電路14在這三種狀態(tài)中的每一種中所執(zhí)行的對應(yīng)功能。如前面結(jié)合圖4的 表30所解釋，在第一種情形中，如果開關(guān)A被按下而閉合，則Tl通過相對低的阻抗耦接到 GND。此時稱端子T1處于數(shù)字邏輯低狀態(tài)"0"。因此，端子T1所具有的電壓低于PFET 32 的閾值電壓VTH和比較器35的參考電壓VREF。結(jié)果，PFET 32變得導(dǎo)電，并且反相器34輸 出具有數(shù)字邏輯低值(X = 0)的信號X。此外，比較器35輸出具有數(shù)字邏輯低值(Y = 0) 的信號Y。解碼邏輯電路36接收狀態(tài)X = 0和Y = 0，并將這些狀態(tài)解碼成"狀態(tài)Q0"。相 應(yīng)地，PMU 14設(shè)置第一數(shù)字邏輯信號以使CPU 15復(fù)位。 在第二種情形中，如果開關(guān)A被釋放、但開關(guān)B被按下而關(guān)閉，則Tl通過相對中等 的阻抗REXT耦接到GND。此時稱端子T1處于中等阻抗?fàn)顟B(tài)"R"。在一個例子中，端子T1上 的電壓低于閾值電壓VTH，但高于參考電壓VREF。結(jié)果，PFET 32變得導(dǎo)電，并且反相器34 輸出具有數(shù)字邏輯低值(X = 0)的信號X。此外，比較器35輸出具有數(shù)字邏輯高值(Y = 1)的信號Y。解碼邏輯電路36接收狀態(tài)X二0和Y二 l，并將這些狀態(tài)解碼成"狀態(tài)Ql"。 相應(yīng)地，PMU 14設(shè)置第二數(shù)字邏輯信號以啟用/禁用CPU 15。 在第三種情形中，如果開關(guān)A和B均被釋放，則稱Tl"浮動"。在此種浮動狀態(tài)中， 端子Tl上的電壓在內(nèi)部被電路40通過上拉電阻器Rl上拉到數(shù)字邏輯高電壓。因此，端子 Tl上的電壓既高于閾值電壓VTH也高于參考電壓VREF。結(jié)果，PFET 32仍保持不導(dǎo)電，并 且反相器34輸出具有數(shù)字邏輯高值(X= 1)的信號X。此外，比較器35輸出具有數(shù)字邏輯 高值(Y = 1)的信號Y。解碼邏輯電路36接收狀態(tài)X = 1和Y = 1，并將這些狀態(tài)解碼成"狀態(tài)Q2"。相應(yīng)地，PMU 14設(shè)置第三數(shù)字邏輯信號。在正常運行中，PMU 14的電路40通 常以該Q2狀態(tài)運行，并且由于這兩個輸入開關(guān)均未被按下而保持空閑。 如圖6所示，在替代實施方案中，比較器35被電路37取代。電路37包括N溝道 場效應(yīng)晶體管(NFET)38。 NFET 38具有耦接到端子Tl的柵極、耦接到GND的源極、和通過 電阻器41(或其它上拉電流的源，例如電流源或第二M0SFET)耦接到電源電壓VDD的漏極。 NFET 38的漏極還通過反相器42耦接到解碼邏輯電路36的第二輸入引線。電路37以與比 較器35相同的方式，根據(jù)所檢測的輸入端子Tl的狀態(tài)輸出數(shù)字信號Y。 采用圖6所示的新穎的單個輸入端子16 (Tl)和電路40不僅可減少輸入端子的數(shù) 量，而且還提供更多的優(yōu)點。首先，圖6的電路40非常簡單。盡管認為可采用模擬-數(shù)字 (A/D)轉(zhuǎn)換器來檢測在輸入端子上接收的電壓的許多離散電壓電平之一，然而多位式A/D 轉(zhuǎn)換器一般需要用戶在用于驅(qū)動該端子的集成電路中提供具有類似分辨率和精確度的D/A 轉(zhuǎn)換器。第二，圖6的電路40不僅檢測多個輸入開關(guān)的狀態(tài)，而且還在這多個輸入開關(guān)中 劃分優(yōu)先權(quán)。在圖7的具體例子中，開關(guān)A具有高于開關(guān)B的優(yōu)先權(quán)，因為無論開關(guān)B是否 被按下，只要開關(guān)A被按下，即稱端子T1處于狀態(tài)"0"。此種類型的優(yōu)先權(quán)劃分使得重要功 能(例如硬件復(fù)位)與最高優(yōu)先權(quán)輸入開關(guān)相關(guān)聯(lián)。第三，在這兩個輸入開關(guān)A和B均未 被按下而使Tl處于"浮動"狀態(tài)時，圖6的電路40保持空閑。當(dāng)Tl浮動時，電源電流減小 到實質(zhì)為零，并且電路40以零靜止電流狀態(tài)運行。此使便攜式裝置(例如，圖3(a)的移動 電話ll)能夠降低功耗并且延長電池壽命。 圖8是電路60的方塊圖，其圖解說明圖5的電路21的第二實施例。在圖8的實 施例中，電路60包括上拉電阻器61 (Rl)、第一比較器62、第二比較器63、和解碼邏輯電路 64。上拉電阻器61將端子T1耦接到電源電壓VDD。比較器62具有耦接到端子T1的非反 相引線、和耦接到第一參考電壓VREF的反相引線。比較器62將第一數(shù)字信號X輸出到解 碼邏輯電路36的第一輸入引線上。比較器63具有耦接到端子Tl的非反相引線、和耦接到 第二參考電壓(例如，圖8中示出的VREF/2)的反相引線。比較器63將第二數(shù)字信號Y輸 出到解碼邏輯電路36的第二輸入引線上。如果T1處于狀態(tài)"0"，則這兩個比較器均輸出具 有數(shù)字邏輯低值的信號；如果Tl處于狀態(tài)"R"并且Tl上的電壓低于VREF、但高于VREF/2， 則比較器62輸出具有數(shù)字邏輯低值的信號X，并且比較器63輸出具有數(shù)字邏輯高值的信號 Y ;如果Tl處于"浮動"狀態(tài)并且具有相對高的電壓，則這兩個比較器均輸出具有數(shù)字邏輯 高值的信號。圖8的表65圖解說明解碼邏輯電路64如何接收這兩個數(shù)字信號X和Y，并且 將它們解碼成三種可能的狀態(tài)QO、 Ql和Q2。 出于上面結(jié)合圖6的比較器35所述的類似原因，圖8的比較器62或比較器63也 可由NFET取代，所述NFET具有耦接到端子Tl的柵極、耦接到GND的源極、和通過上拉電阻 器(或其它上拉電流的源，例如電流源或第二MOSFET)耦接到電源電壓VDD的漏極?？赏?過恰當(dāng)確定晶體管和上拉電阻器的規(guī)格來調(diào)整NFET的閾值電壓。 圖9是電路70的方塊圖，其圖解說明圖5的電路21的第三實施例。在圖9的實施 例中，電路70包括上拉電阻器71 (Rl)、第一反相器72、第二反相器73、和解碼邏輯電路74。 上拉電阻器71將端子Tl耦接到電源電壓VDD。反相器72從端子Tl接收輸入信號IN，并 將第一數(shù)字信號X輸出到解碼邏輯電路74的第一輸入引線上。反相器73從端子Tl接收 輸入信號IN，并將第二數(shù)字信號Y輸出到解碼邏輯電路74的第二輸入引線上。反相器72所具有的閾值電壓VTH1高于反相器73的閾值電壓VTH2。如果Tl在狀態(tài)"0"中被束縛為 低電平，則這兩個反相器均輸出具有數(shù)字邏輯高值的信號；如果T1處于狀態(tài)"R"并且T1上 的電壓低于VTH1、但高于VTH2，則反相器72輸出具有數(shù)字邏輯高值的信號X，并且反相器 73輸出具有數(shù)字邏輯低值的信號Y ;而如果Tl處于"浮動"狀態(tài)并且具有相對高的電壓，則 這兩個反相器均輸出具有數(shù)字邏輯低值的信號。圖9的表75圖解說明解碼邏輯電路74如 何接收這兩個數(shù)字信號X和Y，并且將它們解碼成三種可能的狀態(tài)Q0、 Ql和Q2。 圖10圖解說明依據(jù)一新穎性的新穎PMU集成電路100。 PMU 100包括單個輸入端 子101(Tl)、電流源102和電路103。圖10的電路103與圖6的電路40基本相同。在圖6 的例子中，開關(guān)A和B將端子Tl直接地或通過外部電阻器耦接到數(shù)字邏輯低電壓。然而， 在圖10的例子中，當(dāng)開關(guān)A閉合時，開關(guān)A將端子T1耦接到數(shù)字邏輯高電壓(VDD)，并且當(dāng) 開關(guān)B閉合時，開關(guān)B將端子Tl通過外部電阻器REXT耦接到數(shù)字邏輯高電壓VDD。電流 源102用作電流鏡，并且將流過端子Tl的電流I轉(zhuǎn)換成內(nèi)部節(jié)點104上的信號V。在此種 轉(zhuǎn)換之后，相對于圖6的電路40而言，節(jié)點104等價于圖6的端子Tl。電路103接收節(jié)點 104上的信號V，并以與圖6的電路40相同的方式?jīng)Q定這三種狀態(tài)Q0、Q1或Q2之一。 圖11是列示圖10所示電路102和103操作的三種工作狀態(tài)(Q0，Q1和Q2)的表。 如果開關(guān)A被按下而閉合，則Tl"被束縛為高電平"，或者換句話說，通過短接或相對低的阻 抗耦接到數(shù)字邏輯高電壓VDD。相對大的電流I流過端子T1。因此，稱信號V處于數(shù)字邏 輯低狀態(tài)"0"。如果開關(guān)A釋放、但開關(guān)B被按下而閉合，則Tl通過相對中等的阻抗REXT 耦接到數(shù)字邏輯高電壓VDD。中等電流I流過端子T1。因此，稱信號V處于中等阻抗?fàn)顟B(tài) "R"。如果開關(guān)A和B二者均被釋放，則T1 "浮動或基本浮動"。相對小的電流I流過端子 Tl。因此，稱信號V處于數(shù)字邏輯高狀態(tài)"1"。如前面結(jié)合圖6和圖7所解釋，電路103決 定這三種狀態(tài)(Q0、 Ql或Q2)之一，并且PMU 100設(shè)置數(shù)字對應(yīng)的邏輯信號，以使CPU復(fù)位 或啟用/禁用CPU。 圖12圖解說明依據(jù)一新穎性的新穎PMU集成電路200。 PMU 200包括單個輸入端 子201 (Tl)、電流源202和電路203。圖12的電流源202和電路203以與圖10的電流源102 和電路103類似的方式運行。然而，在圖12的例子中，端子T1可耦接到電壓源，該電壓源 為數(shù)字邏輯低電壓源或者數(shù)字邏輯高電壓源。在一個例子中，使用開關(guān)205指示是選擇數(shù) 字邏輯低電壓還是數(shù)字邏輯高電壓。如果選擇數(shù)字邏輯低電壓GND，則開關(guān)205將輸入端子 Tl直接耦接到節(jié)點204。相反，如果選擇數(shù)字邏輯高電壓VDD，則開關(guān)205將輸入端子Tl耦 接到電流源202。電流源202用作電流鏡，并且將流過端子Tl的電流I轉(zhuǎn)換成節(jié)點204上 的信號V。在這兩種情形中，電路203均接收節(jié)點204上的信號，并決定這三種狀態(tài)Q0、 Ql 或Q2之一。 圖13是可將CPU 301耦接到新穎集成電路302的替代方法的圖。CPU 301包括兩 個端子GPI0A和GPI0B。集成電路302包括單個輸入端子303 (Tl)和電路304。圖13的端 子Tl和電路304類似于圖5的端子Tl和電路21。然而，在圖13的例子中，端子Tl耦接 到GPI0A。端子T1還通過電阻器R耦接到GPI0B。由于CPU 301在端子GPI0A和GPI0B上 輸出不同信號，因而端子Tl具有多種狀態(tài)。電路304檢測端子Tl的這多種狀態(tài)之一，并設(shè) 置指示所檢測狀態(tài)的數(shù)字邏輯信號。此外，電路304可執(zhí)行與所設(shè)置數(shù)字邏輯信號相關(guān)的 預(yù)定功能。因此，集成電路的所示新穎單個輸入端子和電路可不僅用于與用戶接口應(yīng)用進
10行接口 (例如圖5的輸入開關(guān)A和B)，而且還用于與另一集成電路(例如圖13的CPU301) 進行接口。 關(guān)于多功能輸入端子的其它信息，參見由Hurtz等人在2007年7月31日提出申 請且標(biāo)題為"多功能輸入端子(Multi-Function Input Terminal)"的美國專利申請案第 11/888， 606號(該文件的主題以引用方式并入本文中)。 盡管出于說明目的，上文結(jié)合某些具體實施例來說明本實用新型，然而本實用新 型并不僅限于此。例如，圖3(a)所示的單輸入端子集成電路并不限于電源管理單元，并且 與圖4所示被設(shè)置的數(shù)字邏輯信號相關(guān)的所執(zhí)行功能并不限于復(fù)位或啟用/禁用或保持于 空閑狀態(tài)。此外，檢測單個端子上的三種輸入狀態(tài)可擴展到檢測單個輸入端子上的多于三 種輸入狀態(tài)。相應(yīng)地，可在不脫離權(quán)利要求所述本實用新型范圍的條件下對所述實施例的 各種特征實施各種修改、改動和組合。
權(quán)利要求一種集成電路，其特征在于，其包括端子；電路，判斷所述端子是在所述集成電路外部通過低阻抗耦接到電壓源、還是在所述集成電路外部通過中等阻抗耦接到所述電壓源、或是所述端子浮動或基本上浮動，其中如果所述電路判斷出所述端子通過所述低阻抗耦接到所述電壓源，則所述電路設(shè)置第一數(shù)字邏輯信號，其中如果所述電路判斷出所述端子通過所述中等阻抗耦接到所述電壓源，則所述電路設(shè)置第二數(shù)字邏輯信號，并且其中如果所述電路判斷出所述端子浮動或基本上浮動，則所述電路設(shè)置第三數(shù)字邏輯信號。
2. 如權(quán)利要求1所述的集成電路，其特征在于，所述電壓源是低邏輯電平電壓源。
3. 如權(quán)利要求1所述的集成電路，其特征在于，所述電壓源是高邏輯電平電壓源。
4. 如權(quán)利要求1所述的集成電路，其特征在于，所述集成電路是電源管理單元，并且其 中所述電源管理單元向中央處理器提供電源電壓。
5. 如權(quán)利要求4所述的集成電路，其特征在于，如果所述電源管理單元設(shè)置所述第一邏輯信號，則所述中央處理器復(fù)位，其中如果所述電源管理單元設(shè)置所述第二邏輯信號，則 所述中央處理器被啟用或禁用，并且其中如果所述電源管理單元設(shè)置所述第三邏輯信號， 則所述電源管理單元保持空閑。
6. 如權(quán)利要求1所述的集成電路，其特征在于，當(dāng)所述端子通過所述低阻抗耦接到所 述電壓源時，較大的電流流出所述端子，當(dāng)所述端子通過所述中等阻抗耦接到所述電壓源 時，中等電流流出所述端子，并且當(dāng)所述端子浮動或基本浮動時，小的電流流出所述端子。
7. 如權(quán)利要求1所述的集成電路，其特征在于，所述電路包括用于將所述端子耦接到電源電壓的元件，所述元件取自由下列組成的組上拉電阻和 電流源；解碼邏輯電路，具有第一輸入引線和第二輸入引線，其中所述解碼邏輯電路輸出所述第一、第二或第三邏輯信號；p溝道場效應(yīng)晶體管，具有源極、柵極和漏極，所述柵極耦接到所述端子，所述源極耦接到電源電壓，所述漏極通過反相器耦接到所述解碼邏輯電路的第一輸入引線；禾口比較器，所述比較器的第一輸入引線耦接到所述端子，其中所述第一比較器的第二輸 入引線耦接到參考電壓，并且其中所述比較器的輸出引線耦接到所述解碼邏輯電路的第二 輸入引線。
8. 如權(quán)利要求1所述的集成電路，其特征在于，所述電路包括用于將所述端子耦接到電源電壓的元件，所述元件取自由下列組成的組上拉電阻器 和電流源；解碼邏輯電路，具有第一輸入引線和第二輸入引線，所述解碼邏輯電路輸出所述第一、 第二或第三邏輯信號；P溝道場效應(yīng)晶體管，具有源極、柵極和漏極，所述柵極耦接到所述端子，所述源極耦接 到電源電壓，所述漏極通過反相器耦接到所述解碼邏輯電路的第一輸入引線；禾口N溝道場效應(yīng)晶體管，具有源極、柵極和漏極，所述柵極耦接到所述端子，所述源極耦接 到地，所述漏極耦接到所述解碼邏輯電路的第二輸入引線。
9. 如權(quán)利要求1所述的集成電路，其特征在于，所述電路包括用于將所述端子耦接到電源電壓的元件，所述元件取自由下列組成的組上拉電阻器 和電流源；解碼邏輯電路，具有第一輸入引線和第二輸入引線，并且所述解碼邏輯電路輸出所述 第一、第二或第三邏輯信號；第一比較器，所述第一比較器的第一輸入引線耦接到所述端子，所述第一比較器的第 二輸入引線耦接到參考電壓，并且所述第一比較器的輸出引線耦接到所述解碼邏輯電路的 第一輸入引線；禾口第二比較器，所述第二比較器的第一輸入引線耦接到所述端子，所述第二比較器的第 二輸入引線耦接到所述參考電壓的分數(shù)，并且所述第二比較器的輸出引線耦接到所述解碼 邏輯電路的第二輸入引線。
10. 如權(quán)利要求9所述的集成電路，其特征在于，所述第一比較器可由具有較高閾值電 壓的第一 N溝道場效應(yīng)晶體管取代，所述第二比較器可由具有較低閾值電壓的第二 N溝道 場效應(yīng)晶體管取代。
11. 如權(quán)利要求1所述的集成電路，其特征在于，所述電路包括用于將所述端子耦接到電源電壓的元件，所述元件取自由下列組成的組上拉電阻器 和電流源；解碼邏輯電路，具有第一輸入引線和第二輸入引線，所述解碼邏輯電路輸出所述第一、 第二或第三邏輯信號；第一反相器，所述第一反相器的輸入引線耦接到所述端子，所述第一反相器的輸出引 線耦接到所述解碼邏輯電路的第一輸入引線；禾口第二反相器，所述第二反相器的輸入引線耦接到所述端子，所述第二反相器的輸出引 線耦接到所述解碼邏輯電路的第二輸入引線，并且所述第二反相器的閾值電壓低于所述第 一反相器的閾值電壓。
12. —種集成電路，其特征在于，其包括 端子；用于進行下列判斷的裝置(a)所述端子在所述集成電路外部通過低阻抗耦接到電壓 源，還是(b)所述端子在所述集成電路外部通過相對中等的阻抗耦接到所述電壓源，或(c) 所述端子浮動或基本上浮動，如果所述裝置判斷出(a)，則所述裝置設(shè)置第一數(shù)字邏輯信 號，如果所述裝置判斷出(b)，則所述裝置設(shè)置第二數(shù)字邏輯信號，并且如果所述裝置判斷 出(c)，則所述裝置設(shè)置第三數(shù)字邏輯信號。
13. 如權(quán)利要求12所述的集成電路，其特征在于，所述電壓源是低邏輯電平電壓源。
14. 如權(quán)利要求12所述的集成電路，其特征在于，所述電壓源是高邏輯電平電壓源。
15. 如權(quán)利要求12所述的集成電路，其特征在于，所述集成電路是電源管理單元，所述 電源管理單元向中央處理器提供電源電壓。
16. 如權(quán)利要求15所述的集成電路，其特征在于，如果所述電源管理單元設(shè)置所述第 一邏輯信號，則所述中央處理器復(fù)位，如果所述電源管理單元設(shè)置所述第二邏輯信號，則所 述中央處理器被啟用或禁用，并且如果所述電源管理單元設(shè)置所述第三邏輯信號，則所述 電源管理單元保持空閑。
17. —種集成電路，其特征在于，其包括端子；電路，判斷所述端子是在所述集成電路外部通過低阻抗耦接到第一電壓源、還是在所 述集成電路外部通過中等阻抗耦接到第二電壓源、或是所述端子浮動或基本上浮動，如果 所述電路判斷出所述端子通過所述低阻抗耦接到所述第一電壓源，則所述電路設(shè)置第一數(shù) 字邏輯信號，如果所述電路判斷出所述端子通過所述中等阻抗耦接到所述第二電壓源，則 所述電路設(shè)置第二數(shù)字邏輯信號，并且如果所述電路判斷出所述端子浮動或基本上浮動， 則所述電路設(shè)置第三數(shù)字邏輯信號。
18. 如權(quán)利要求17所述的集成電路，其特征在于，所述第一電壓源和所述第二電壓源 是同一電壓源。
19. 如權(quán)利要求18所述的集成電路，其特征在于，所述電路可以第一模式和第二模式 中可選的一種模式運行，所述電壓源在所述第一模式中是數(shù)字邏輯低電壓源，并且所述電 壓源在所述第二模式中是數(shù)字邏輯高電壓源。
20. 如權(quán)利要求19所述的集成電路，其特征在于，所述電路包括 電流源，在所述第二模式中，所述電流源從所述端子接收輸入信號并且響應(yīng)于此而輸出內(nèi)部信號；禾口檢測電路，在所述第一模式中，所述檢測電路從所述端子接收所述輸入信號并且響應(yīng) 于此而輸出所述第一、第二、或第三數(shù)字邏輯信號，并且在所述第二模式中，所述檢測電路 接收所述內(nèi)部信號并且響應(yīng)于此而輸出所述第一、第二、或第三數(shù)字邏輯信號。
專利摘要本實用新型公開了一種集成電路的多功能輸入端子，使用單個端子將集成電路配置成三種狀態(tài)之一。該集成電路包括端子；電路，判斷所述端子是在所述集成電路外部通過低阻抗耦接到電壓源、還是在所述集成電路外部通過中等阻抗耦接到所述電壓源、或是所述端子浮動或基本上浮動，其中如果所述電路判斷出所述端子通過所述低阻抗耦接到所述電壓源，則所述電路設(shè)置第一數(shù)字邏輯信號，其中如果所述電路判斷出所述端子通過所述中等阻抗耦接到所述電壓源，則所述電路設(shè)置第二數(shù)字邏輯信號，并且其中如果所述電路判斷出所述端子浮動或基本上浮動，則所述電路設(shè)置第三數(shù)字邏輯信號。
文檔編號H03K19/0175GK201550096SQ20092015653
公開日2010年8月11日 申請日期2009年6月26日 優(yōu)先權(quán)日2008年7月2日
發(fā)明者丁光慶, 賀凱瑞, 黃樹良 申請人:技領(lǐng)半導(dǎo)體(上海)有限公司;技領(lǐng)半導(dǎo)體股份有限公司