專利名稱：防止閂鎖的電路和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路設(shè)計，特別涉及一種防止閂鎖(Latch-UP)的電路和方法。
背景技術(shù)：
閂鎖效應(yīng)，又稱寄生可控硅整流器(SCR，Silicon Controlled Rectifier)效應(yīng) 或寄生PNPN效應(yīng)。在整體硅的CMOS晶體管下，不同極性摻雜的區(qū)域間都會構(gòu)成PN結(jié)， 而兩個靠近的反方向的PN結(jié)就構(gòu)成了一個雙極結(jié)型晶體三極管(BJT，Bipolar Junction Transistor)。因此，CMOS晶體管的下面會構(gòu)成多個三極管，這些三極管自身就可能構(gòu)成一 個電路，這就是MOS晶體管的寄生三極管效應(yīng)。如果電路偶爾出現(xiàn)了能夠使三極管導(dǎo)通的 條件，例如過壓、大電流、電離輻射(ionizing radiation)等，這個寄生電路就會極大的影 響電路的正常運(yùn)作，使包含有CMOS器件的核心電路(core circuit)承受比正常工作大得 多的電流，可能會使電路迅速的燒毀。閂鎖狀態(tài)下，在電源(VDD)與地(GND或VSS)之間形 成短路，造成瞬間大電流和電壓瞬間降低。閂鎖效應(yīng)在大線寬的工藝上作用并不明顯，而線寬越小，寄生三極管的反應(yīng)電壓 越低，閂鎖效應(yīng)的影響就越明顯。因此，與大尺寸集成電路相比，現(xiàn)今采用深亞微米制造工 藝制造的CMOS集成電路更容易受到閂鎖效應(yīng)的影響而損壞。現(xiàn)有技術(shù)中，一種版圖級(Layout)的防止閂鎖的方法如圖1所示，在PMOS晶體管 和NMOS晶體管間加P+保護(hù)環(huán)(guard-rings) Gll和N+保護(hù)環(huán)G12，這種方法會增加阱接觸 (well contacts)，并且增大PMOS晶體管和NMOS晶體管間的布局面積。還有一種工藝級的 防止閂鎖的方法如圖2，采用絕緣體上硅(S0I，Silicon on Insulator)技術(shù)，其是在硅襯 底Sl和器件層Ll之間引入一層埋氧化層(Buried 0Xide)Bl，這種方法會增加工藝的復(fù)雜 度。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種防止閂鎖的電路和方法，以防止CMOS集成電路受 到閂鎖效應(yīng)的影響而損壞。為解決上述問題，本發(fā)明實(shí)施方式提供一種防止閂鎖的電路，包括電壓檢測單 元，檢測核心電路的電壓；開關(guān)單元，由所述電壓檢測單元控制，在所述檢測到的電壓低于 核心電路正常工作時的最低電壓且高于預(yù)定電壓時，關(guān)閉電源至核心電路的通路。為解決上述問題，本發(fā)明實(shí)施方式還提供一種防止閂鎖的方法，包括檢測核心電 路的電壓；在所述檢測到的電壓低于核心電路正常工作時的最低電壓且高于預(yù)定電壓時， 關(guān)閉電源至核心電路的通路。上述技術(shù)方案提供了一種電路級的防止閂鎖的方法，在檢測到CMOS集成電路(核 心電路)的電壓低于正常工作時的最低電壓且高于預(yù)定電壓(即瞬間降低)時關(guān)閉電源至 CMOS集成電路的通路，以此切斷CMOS集成電路的電流路徑，這樣大電流就不會流入CMOS集 成電路，從而防止了 CMOS集成電路受到閂鎖效應(yīng)引起的大電流影響而損壞。4
與現(xiàn)有的版圖級的防止閂鎖的方法相比，上述技術(shù)方案的電路結(jié)構(gòu)簡單，占據(jù)的 布局面積較小，同時也不會增加阱接觸；與現(xiàn)有的工藝級的防止閂鎖的方法相比，上述技術(shù) 方案也不會增加工藝的復(fù)雜度。


圖1是現(xiàn)有的一種布局級防止閂鎖的結(jié)構(gòu)示意圖；圖2是現(xiàn)有的一種工藝級防止閂鎖的結(jié)構(gòu)示意圖；圖3是本發(fā)明防止閂鎖的電路的一種實(shí)施方式示意圖；圖4是本發(fā)明防止閂鎖的電路的另一種實(shí)施方式示意圖；圖5是本發(fā)明防止閂鎖的電路的一個實(shí)施例示意圖；圖6是本發(fā)明防止閂鎖的電路的放電單元的一個實(shí)施例示意圖；圖7是本發(fā)明防止閂鎖的電路的放電單元的另一個實(shí)施例示意圖；圖8是本發(fā)明防止閂鎖的電路的另一個實(shí)施例示意圖。
具體實(shí)施例方式本發(fā)明實(shí)施方式提供了一種電路級的防止閂鎖的方法，在檢測到核心電路的電壓 瞬間降低時關(guān)閉電源至核心電路的通路，以此切斷電源對核心電路的供電路徑，這樣大電 流就不會流入核心電路，從而防止了因閂鎖效應(yīng)引起的大電流對核心電路的影響，避免核 心電路的器件受到損壞。本發(fā)明實(shí)施方式的防止閂鎖的電路包括電壓檢測單元，檢測核心電路的電壓； 開關(guān)單元，由所述電壓檢測單元控制，在所述檢測到的電壓低于核心電路正常工作時的最 低電且高于預(yù)定電壓壓時，關(guān)閉電源至核心電路的通路。所述核心電路為CMOS集成電路，其連接在第一電源和第二電源之間，由第一電源 和第二電源提供工作的電壓，即提供給所述核心電路的電壓為所述第一電源和第二電源的 電壓差。電壓檢測單元檢測核心電路的電壓是檢測第一電源和核心電路連接節(jié)點(diǎn)的電壓與 第二電源和核心電路連接節(jié)點(diǎn)的電壓之差。所述核心電路正常工作時的最低電壓可以由電 路的規(guī)格(Spec.)所確定，例如，在0. 13 μ m工藝中，所述最低電壓一般可以為2. 9 3V。 所述預(yù)定電壓為核心電路的寄生SCR的保持電壓(觸發(fā)寄生SCR的電壓)，其與寄生SCR的 結(jié)構(gòu)、實(shí)際的工藝情況和版圖設(shè)計密切相關(guān)，例如，在0. 13 μ m工藝中，所述預(yù)定電壓略大 于IV，一般可以為1.2 1.4V。以第一電源為提供核心電路工作電壓(VDD)的電源，第二電源為接地(GND)的電 源為例，本發(fā)明防止閂鎖的電路的一種實(shí)施方式如圖3所示，包括電壓檢測單元11和開關(guān) 單元21，其中，電壓檢測單元11檢測核心電路10的電壓VDD_core，開關(guān)單元21在電壓檢 測單元11檢測到的電壓VDD_C0re低于核心電路10正常工作時的最低電壓且高于預(yù)定電 壓時，關(guān)閉第一電源VDD至核心電路10的通路。當(dāng)閂鎖效應(yīng)發(fā)生時，核心電路10的寄生SCR被觸發(fā)(或者說，MOS晶體管的寄生 三極管導(dǎo)通)，核心電路10的電壓VDD_core會瞬間被拉低(低于核心電路10正常工作時 的最低電壓且高于預(yù)定電壓)，同時第一電源VDD和第二電源GND之間產(chǎn)生大電流，其會從 第一電源VDD經(jīng)過核心電路10流向第二電源GND。電壓檢測單元11檢測到電壓VDD_core瞬間降低時產(chǎn)生的第一控制信號CTl會觸發(fā)開關(guān)單元21關(guān)閉第一電源VDD至核心電路10 的通路，大電流在核心電路10的流通路徑被切斷，這樣就防止了因閂鎖效應(yīng)引起的大電流 對核心電路10造成的影響甚至損壞。本實(shí)施方式防止閂鎖的電路還可以包括放電單元31，連接在第一電源VDD和第二 電源GND之間，在第一電源VDD和第二電源GND之間的電流超過預(yù)定電流時進(jìn)行放電。所 述預(yù)定電流通?？梢源笥诤诵碾娐氛９ぷ鲿r的瞬態(tài)最大電流，例如，為核心電路正常工 作時的瞬態(tài)最大電流的10倍。放電單元31在第一電源VDD和第二電源GND之間有大電流(超過預(yù)定電流)產(chǎn) 生時可以有效地將大電流從第一電源VDD (高電壓源)導(dǎo)引至第二電源GND (低電壓源)，以 快速地旁路因閂鎖效應(yīng)引起的大電流。在大電流產(chǎn)生，開關(guān)單元21關(guān)閉第一電源VDD至核 心電路10的通路前，放電單元31可以分流一部分大電流，這樣可以保護(hù)核心電路10不受 大電流的沖擊而損壞。另外，當(dāng)有靜電放電現(xiàn)象發(fā)生時，放電單元31可以迅速導(dǎo)通，在第一 電源VDD和第二電源GND之間形成一個放電通路，進(jìn)而可以進(jìn)一步為核心電路10提供靜電 保護(hù)，使其免受靜電放電脈沖的沖擊。本實(shí)施方式中，開關(guān)單元21在電壓檢測單元11檢測到的電壓VDD_core不低于核 心電路10正常工作時的最低電壓或不高于預(yù)定電壓時，開啟第一電源VDD至核心電路10 的通路。例如，在核心電路10的電壓VDD_core降低到小于預(yù)定電壓或核心電路10在正常 工作狀態(tài)時，電壓檢測單元21產(chǎn)生的第一控制信號CTl會觸發(fā)開關(guān)單元21開啟第一電源 VDD至核心電路10的通路，使核心電路10恢復(fù)到正常工作狀態(tài)。在其他實(shí)施方式中，開關(guān) 單元21也可以由其他具有上述相同功能的電路觸發(fā)，以開啟第一電源VDD至核心電路10 的通路。本發(fā)明防止閂鎖的電路的另一種實(shí)施方式如圖4所示，包括電壓檢測單元12、第 一開關(guān)單元22和第二開關(guān)單元23，其中，電壓檢測單元12檢測核心電路10的電壓VDD_ core，輸出第一控制信號CTl和第二控制信號CT2 ；第一開關(guān)單元22由第一控制信號CTl控 制，在電壓檢測單元12檢測到的電壓VDD_C0re低于核心電路10正常工作時的最低電壓且 高于預(yù)定電壓時，關(guān)閉第一電源VDD至核心電路10的通路；第二開關(guān)單元23由第二控制信 號CT2控制，在電壓檢測單元12檢測到的電壓VDD_C0re低于核心電路10正常工作時的最 低電壓且高于預(yù)定電壓時，關(guān)閉核心電路10至第二電源GND的通路。另外，第一開關(guān)單元22在電壓檢測單元12檢測到的電壓VDD_COre不低于核心電 路10正常工作時的最低電壓或不高于預(yù)定電壓時，開啟第一電源VDD至核心電路10的通 路；第二開關(guān)單元23在電壓檢測單元12檢測到的電壓VDD_C0re不低于核心電路10正常 工作時的最低電壓或不高于預(yù)定電壓時，開啟核心電路10至第二電源GND的通路。當(dāng)閂鎖效應(yīng)發(fā)生時，核心電路10的寄生SCR被觸發(fā)(或者說，MOS晶體管的寄生 三極管導(dǎo)通)，核心電路10的電壓VDD_core會瞬間被拉低(低于核心電路10正常工作時 的最低電壓且高于預(yù)定電壓)，同時第一電源VDD和第二電源GND之間產(chǎn)生大電流，其會從 第一電源VDD經(jīng)過核心電路10流向第二電源GND。電壓檢測單元11檢測到電壓VDD_core 瞬間降低時產(chǎn)生的第一控制信號CTl和第二控制信號CT2分別觸發(fā)第一開關(guān)單元22和第 二開關(guān)單元23，第一開關(guān)單元22會關(guān)閉第一電源VDD至核心電路10的通路，第二開關(guān)單元 22會關(guān)閉核心電路10至第二電源GND的通路，大電流在核心電路10的流通路徑被切斷，這樣就防止了因閂鎖效應(yīng)引起的大電流對核心電路10造成的影響甚至損壞。下面結(jié)合附圖和實(shí)施例對本發(fā)明實(shí)施方式進(jìn)行進(jìn)一步地詳細(xì)說明。本發(fā)明防止閂鎖的電路的一個實(shí)施例如圖5所示，其對應(yīng)于圖3所示實(shí)施方式的 電路。結(jié)合圖3和圖5，本實(shí)施例防止閂鎖的電路包括電壓檢測單元11、開關(guān)單元21和放 電單元31。其中，電壓檢測單元11連接核心電路10的第一端A (接工作電壓的一端)，可 以即時檢測核心電路10的電壓，即第一端A的電壓VDD_C0re，開關(guān)單元21連接在第一電源 VDD和核心電路10的第一端A之間，放電單元31連接在第一電源VDD和第二電源GND之 間，核心電路10的第二端B接第二電源，即接地。電壓檢測單元11包括第一比較器11a、第二比較器lib、異或門Ilc和偶數(shù)級串聯(lián) 的反相器，本實(shí)施例為兩級反相器，即第一反相器hvl和第二反相器hv2。第一比較器Ila比較核心電路10的電壓VDD_core與第一參考電壓Vrefl的電壓 值，在核心電路10的電壓VDD_core小于第一參考電壓Vrefl時輸出低電平，在核心電路10 的電壓VDD_core大于等于第一參考電壓Vrefl時輸出高電平。第一參考電壓Vrefl為預(yù) 定電壓，即核心電路的寄生SCR的保持電壓，在實(shí)際應(yīng)用中，第一參考電壓Vrefl略高于所 述寄生SCR的保持電壓。第二比較器lib比較核心電路10的電壓VDD_core與第二參考電 壓Vref2的電壓值，在核心電路10的電壓VDD_core小于第二參考電壓Vref2時輸出低電 平，在核心電路10的電壓VDD_core大于等于第二參考電壓Vref2時輸出高電平。第二參 考電壓Vref2為核心電路10正常工作時的最低電壓，在實(shí)際應(yīng)用中，第二參考電壓Vref2 略低于核心電路10正常工作時的最低電壓。在其他實(shí)施例中，也可以是，第一比較器Ila在核心電路10的電壓VDD_core小于 第一參考電壓Vrefl時輸出高電平，在核心電路10的電壓VDD_Core大于等于第一參考電 壓Vrefl時輸出低電平。第二比較器lib在核心電路10的電壓VDD_core小于第二參考電 壓Vref2時輸出高電平，在核心電路10的電壓VDD_core大于等于第二參考電壓Vref2時 輸出低電平。異或門Ilc的輸入包括第一比較器Ila的輸出和第二比較器lib的輸出，即異或 門Ilc的兩個輸入端分別連接第一比較器Ila和第二比較器lib的輸出端。異或門Ilc在 第一比較器Ila的輸出和第二比較器lib的輸出不相同時輸出高電平，在第一比較器Ila 的輸出和第二比較器lib的輸出相同時輸出低電平。異或門Ilc的輸出經(jīng)過第一反相器hvl和第二反相器hv2，產(chǎn)生第一控制信號 CTl0異或門Ilc的輸出也可以直接作為第一控制信號CTl輸出。開關(guān)單元21包括第一開關(guān)晶體管MP1，第一開關(guān)晶體管MPl為PMOS晶體管，其 柵極連接偶數(shù)級串聯(lián)的反相器的輸出端，即電壓檢測單元11的第二反相器的輸出端 (即由第一控制信號CTl控制)，源極連接第一電源VDD，漏極連接核心電路10的第一端A。在正常工作狀態(tài)下，核心電路10的電壓VDD_core大于等于正常工作時的最低電 壓，即大于或等于第一參考電壓Vrefl，并且大于第二參考電壓Vref2，第一比較器Ila和第 二比較器lib輸出高電平，使得異或門Ilc輸出低電平，開啟第一開關(guān)晶體管MP1，核心電路 10的供電路徑處于開啟狀態(tài)。在閂鎖效應(yīng)發(fā)生時，核心電路10的電壓VDD_core被瞬間拉低到寄生SCR的保持 電壓，在核心電路10的電壓VDD_Core降低到小于正常工作時的最低電壓，且還未降低到寄7生SCR的保持電壓，即大于第一參考電壓Vrefl，小于第二參考電壓Vref2時，第一比較器 Ila輸出高電平，第二比較器lib輸出低電平，使得異或門輸出高電平，關(guān)閉第一開關(guān)晶體 管MP1，由此關(guān)閉給核心電路10的供電路徑。也就是說，核心電路10的電壓VDD_core被拉 低到寄生SCR的保持電壓前，核心電路10的供電路徑已被切斷，閂鎖效應(yīng)產(chǎn)生的大電流不 會流經(jīng)核心電路10，閂鎖效應(yīng)也隨之消除。由于核心電路10的供電路徑已被切斷，核心電路10的電壓VDD_core降低到小于 寄生SCR的保持電壓，即小于第一參考電壓Vrefl和第二參考電壓Vref2，第一比較器Ila 和第二比較器lib輸出低電平，使得異或門Ilc輸出低電平，開啟第一開關(guān)晶體管MP1，此時 閂鎖效應(yīng)已消除后，核心電路10恢復(fù)到正常工作狀態(tài)。本實(shí)施例的放電單元31可以是如圖6所示的靜電放電(ESD)電路，包括電容Ca、 電阻Ra和放電晶體管MN4，放電晶體管MN4為NMOS晶體管。電容Ca的一端連接第一電源 VDD,電容Ca的另一端連接電阻Ra的一端和放電晶體管MN4的柵極，電阻Ra的另一端連接 第二電源GND，放電晶體管MN4的漏極連接第一電源VDD、源極連接第二電源GND。在正常工作狀態(tài)下，放電晶體管MN4的柵極電壓為低電平，關(guān)閉放電晶體管MN4。 在第一電源VDD和第二電源GND之間有大電流(發(fā)生閂鎖效應(yīng))或發(fā)生靜電放電現(xiàn)象時， 放電晶體管MN4的柵極電壓快速上升使得放電晶體管MN4的寄生三極管迅速開啟放電，將 大電流從第一電源VDD導(dǎo)引至第二電源GND?；谙嗨频墓ぷ髟?，放電單元31也可以是如圖7所示的靜電放電電路，包括電 容Cb、電阻Rb、第三反相器和放電晶體管MN4，放電晶體管MN4為NMOS晶體管。電容 Cb的一端連接第二電源GND，電容Cb的另一端連接電阻Rb的一端和第三反相器的輸 入端，第三反相器的輸出端連接放電晶體管MN4的柵極，電阻Rb的另一端連接第一電 源VDD，放電晶體管MN4的漏極連接第一電源VDD、源極連接第二電源GND。放電單元31在第一電源VDD和第二電源GND間產(chǎn)生大電流時可以避免核心電路 受到大電流的沖擊而損壞。本實(shí)施例的放電單元31 (靜電放電電路)在閂鎖效應(yīng)或靜電放 電事件發(fā)生時，對核心電路10具有保護(hù)作用在閂鎖效應(yīng)發(fā)生時，第一電源VDD和第二電源GND間產(chǎn)生大電流，第一電源VDD至 核心電路10的通路還未關(guān)閉前，放電單元31可以分流部分大電流，減小了流經(jīng)核心電路10 的電流，以此降低核心電路10受到大電流的沖擊而損壞的可能性。在靜電放電事件發(fā)生時，第一電源VDD或第二電源GND上有靜電脈沖出現(xiàn)，放電單 元31可以迅速形成放電通路將很大的靜電放電電流泄放掉，以此保護(hù)核心電路10免受靜 電放電的沖擊而損壞。本發(fā)明防止閂鎖的電路的另一個實(shí)施例如圖8所示，其對應(yīng)于圖4所示實(shí)施方式 的電路。結(jié)合圖4和圖8，本實(shí)施例防止閂鎖的電路包括電壓檢測單元12、第一開關(guān)單元 22、第二開關(guān)單元23和放電單元31。圖8所示的電壓檢測單元12與圖5所示的電壓檢測單元11相比，還包括奇數(shù)級 串聯(lián)的反相器，本實(shí)施例為一級反相器，即第四反相器hv4。所述奇數(shù)級串聯(lián)的反相器的輸 入端連接異或門Ilc的輸出端，所述奇數(shù)級串聯(lián)的反相器的輸出端輸出第二控制信號CT1。圖8所示的第一開關(guān)單元22與圖5所示的開關(guān)單元21相同，包括第一開關(guān)晶體 管MP1。第二開關(guān)單元23包括第二開關(guān)晶體管麗1，第二開關(guān)晶體管麗1為NMOS晶體管，其柵極連接電壓檢測單元12的第四反相器的輸出端(即由第二控制信號CT2控制)， 源極連接第二電源GND，漏極連接核心電路10的第二端B。對應(yīng)地，本發(fā)明實(shí)施方式還提供一種防止閂鎖的方法，包括檢測核心電路的電 壓；在所述檢測到的電壓低于核心電路正常工作時的最低電壓且高于預(yù)定電壓時，關(guān)閉電 源至核心電路的通路?？蛇x的，所述防止閂鎖的方法還包括在所述檢測到的電壓不低于核心電路正常 工作時的最低電壓或不高于所述預(yù)定電壓時，開啟所述電源至核心電路的通路?？蛇x的，所述電源包括第一電源和第二電源，所述核心電路的電壓為所述第一電 源和第二電源的電壓差。所述防止閂鎖的方法還包括在所述第一電源和第二電源之間的 電流超過預(yù)定電流時進(jìn)行放電。綜上所述，上述技術(shù)方案在檢測到核心電路的電壓低于核心電路正常工作時的最 低電壓且高于預(yù)定電壓時，關(guān)閉電源至核心電路的通路，以此切斷電源對核心電路的供電 路徑，這樣大電流就不會流入核心電路，從而防止了因閂鎖效應(yīng)引起的大電流對核心電路 的影響，避免核心電路的器件受到損壞。另外，放電單元在電源間產(chǎn)生大電流時可以分流部分大電流，使流經(jīng)核心電路的 電流減小，因而可以避免核心電路受到大電流的沖擊而損壞。本發(fā)明雖然以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技 術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動和修改，因此本發(fā)明的保 護(hù)范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種防止閂鎖的電路，其特征在于，包括電壓檢測單元，檢測核心電路的電壓；開關(guān)單元，由所述電壓檢測單元控制，在所述檢測到的電壓低于核心電路正常工作時 的最低電壓且高于預(yù)定電壓時，關(guān)閉電源至核心電路的通路。
2.根據(jù)權(quán)利要求1所述的防止閂鎖的電路，其特征在于，所述開關(guān)單元還在所述電壓 檢測單元檢測到的電壓不低于核心電路正常工作時的最低電壓或不高于所述預(yù)定電壓時， 開啟所述電源至核心電路的通路。
3.根據(jù)權(quán)利要求1或2所述的防止閂鎖的電路，其特征在于，所述預(yù)定電壓為核心電路 的寄生可控硅整流器的保持電壓。
4.根據(jù)權(quán)利要求1或2所述的防止閂鎖的電路，其特征在于，所述電源包括第一電源和 第二電源，所述核心電路的電壓為所述第一電源和第二電源的電壓差。
5.根據(jù)權(quán)利要求4所述的防止閂鎖的電路，其特征在于，所述電壓檢測單元包括第一比較器、第二比較器、異或門和偶數(shù)級串聯(lián)的反相器，其中，第一比較器在核心電路的電壓小于預(yù)定電壓時輸出低電平，反之輸出高電平，第二比 較器在核心電路的電壓小于核心電路正常工作時的最低電壓時輸出低電平，反之輸出高電 平；或者，第一比較器在核心電路的電壓小于預(yù)定電壓時輸出高電平，反之輸出低電平，第二比 較器在核心電路的電壓小于核心電路正常工作時的最低電壓時輸出高電平，反之輸出高電 平；所述異或門的兩個輸入端分別連接所述第一比較器和第二比較器的輸出端，所述異或 門的輸出端連接所述偶數(shù)級串聯(lián)的反相器的輸入端，所述開關(guān)單元包括第一開關(guān)晶體管，柵極連接所述偶數(shù)級串聯(lián)的反相器的輸出端，源 極連接第一電源，漏極連接核心電路接工作電壓的一端。
6.根據(jù)權(quán)利要求4所述的防止閂鎖的電路，其特征在于，所述電壓檢測單元還包括奇數(shù)級串聯(lián)的反相器，所述奇數(shù)級串聯(lián)的反相器的輸入端連 接所述異或門的輸出端，所述開關(guān)單元還包括第二開關(guān)晶體管，柵極連接所述奇數(shù)級串聯(lián)的反相器的輸出端， 源極連接第二電源，漏極連接核心電路接地的一端。
7.根據(jù)權(quán)利要求4所述的防止閂鎖的電路，其特征在于，還包括放電單元，在所述第 一電源和第二電源之間的電流超過預(yù)定電流時進(jìn)行放電。
8.根據(jù)權(quán)利要求7所述的防止閂鎖的電路，其特征在于，所述預(yù)定電流大于核心電路 正常工作時的瞬態(tài)最大電流。
9.根據(jù)權(quán)利要求7所述的防止閂鎖的電路，其特征在于，所述放電單元包括電容、電 阻和放電晶體管，其中，電容的一端連接第一電源，另一端連接電阻的一端和放電晶體管的 柵極；電阻的另一端連接第二電源；放電晶體管的漏極連接第一電源，源極連接第二電源。
10.根據(jù)權(quán)利要求7所述的防止閂鎖的電路，其特征在于，所述放電單元包括電容、電 阻、反相器和放電晶體管，其中，電容的一端連接第二電源，另一端連接電阻的一端和反相 器的輸入端；反相器的輸出端連接放電晶體管的柵極；電阻的另一端連接第一電源；放電晶體管的漏極連接第一電源，源極連接第二電源。
11.一種防止閂鎖的方法，其特征在于，包括檢測核心電路的電壓；在所述檢測到的電壓低于核心電路正常工作時的最低電壓且高于預(yù)定電壓時，關(guān)閉電 源至核心電路的通路。
12.根據(jù)權(quán)利要求11所述的防止閂鎖的方法，其特征在于，還包括在所述檢測到的電 壓不低于核心電路正常工作時的最低電壓或不高于所述預(yù)定電壓時，開啟所述電源至核心 電路的通路。
13.根據(jù)權(quán)利要求11或12所述的防止閂鎖的方法，其特征在于，所述預(yù)定電壓為核心 電路的寄生可控硅整流器的保持電壓。
14.根據(jù)權(quán)利要求11或12所述的防止閂鎖的方法，其特征在于，所述電源包括第一電 源和第二電源，所述核心電路的電壓為所述第一電源和第二電源的電壓差。
15.根據(jù)權(quán)利要求14所述的防止閂鎖的方法，其特征在于，還包括在所述第一電源和 第二電源之間的電流超過預(yù)定電流時進(jìn)行放電。
16.根據(jù)權(quán)利要求15所述的防止閂鎖的方法，其特征在于，所述預(yù)定電流大于核心電 路正常工作時的瞬態(tài)最大電流。
全文摘要
一種防止閂鎖的電路和方法，所述防止閂鎖的電路包括電壓檢測單元，檢測核心電路的電壓；開關(guān)單元，由所述電壓檢測單元控制，在所述電壓檢測單元檢測到的電壓低于核心電路正常工作的最低電壓且高于預(yù)定電壓時，關(guān)閉電源至核心電路的通路。所述防止閂鎖的電路和方法可以防止CMOS集成電路受到閂鎖效應(yīng)的影響而損壞。
文檔編號H03K19/007GK102055461SQ20091019849
公開日2011年5月11日 申請日期2009年11月5日 優(yōu)先權(quán)日2009年11月5日
發(fā)明者單毅 申請人:上海宏力半導(dǎo)體制造有限公司