專(zhuān)利名稱(chēng)：：時(shí)鐘產(chǎn)生系統(tǒng)和時(shí)鐘分頻模塊的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種時(shí)鐘產(chǎn)生系統(tǒng)和時(shí)鐘分頻模塊，明確地說(shuō)涉及一種具有分散式架構(gòu)的時(shí)鐘產(chǎn)生系統(tǒng)。
背景技術(shù)：
：在CMOS超大型集成電路，例如專(zhuān)用集成電路(ApplicationSpecificIntegratedCircuits,ASICs)的設(shè)計(jì)中，時(shí)鐘信號(hào)對(duì)于芯片性能的優(yōu)劣具有決定性的影響。假若芯片設(shè)計(jì)者在設(shè)計(jì)時(shí)未仔細(xì)規(guī)劃時(shí)鐘信號(hào)到每個(gè)邏輯子方塊的時(shí)鐘分布(clockdistribution)，那么時(shí)鐘偏斜(clockskew)，即從時(shí)鐘端點(diǎn)到時(shí)鐘匯點(diǎn)之間的最大延遲和最小延遲的差值，將降低芯片的性能并可能使系統(tǒng)失效。此外，時(shí)鐘分布網(wǎng)絡(luò)由于在時(shí)鐘端點(diǎn)到時(shí)鐘匯點(diǎn)之間的路徑上需維持高速的操作和驅(qū)動(dòng)力以增加信號(hào)處理的能力，其功率損耗通常會(huì)占整體功率損耗的20%到50%。據(jù)此，時(shí)鐘偏斜和功率損耗是芯片設(shè)計(jì)者在設(shè)計(jì)時(shí)鐘分布網(wǎng)絡(luò)時(shí)的兩大考慮因素。在數(shù)字電路設(shè)計(jì)上一個(gè)眾所周知用以降低功率損耗的方法稱(chēng)為時(shí)鐘選通技術(shù)(clockgatingtechnique)。所述技術(shù)是將一時(shí)鐘信號(hào)分為數(shù)個(gè)獨(dú)立的時(shí)鐘信號(hào)以個(gè)別地控制或者停用芯片內(nèi)不需作動(dòng)的功能方塊。圖1顯示習(xí)知的時(shí)鐘產(chǎn)生系統(tǒng)10的方塊示意圖。所述時(shí)鐘產(chǎn)生系統(tǒng)10包含用以提供選通時(shí)鐘的時(shí)鐘產(chǎn)生模塊12和多個(gè)功能方塊1-N。所述時(shí)鐘產(chǎn)生模塊12包括鎖相回路(phase-lockedloop，PLL)14、時(shí)鐘分頻器(clockdivider)16和多個(gè)時(shí)鐘選通單元1-J。所述鎖相回路14經(jīng)配置以用以產(chǎn)生時(shí)鐘信號(hào)，而所述時(shí)鐘分頻器16經(jīng)配置以用以接收所述時(shí)鐘信號(hào)以產(chǎn)生多個(gè)不同頻率的時(shí)鐘信號(hào)。這些時(shí)鐘選通單元I-J經(jīng)配置以用以接收所述時(shí)鐘分頻器16輸出的時(shí)鐘信號(hào)，以產(chǎn)生多個(gè)選通時(shí)鐘信號(hào)gated—clkfgatecLclkjo這些選通時(shí)鐘信號(hào)gatecLclkfgatecLclkj施加到這些功能方塊1-N內(nèi)的邏輯電路，例如觸發(fā)器、寄存器或者序向邏輯電路，以提供其需要的時(shí)鐘信號(hào)。當(dāng)這些功能方塊I-N內(nèi)的部分邏輯電路不需作動(dòng)時(shí)，這些功能方塊I-N會(huì)輸出控制信號(hào)control以通知對(duì)應(yīng)的時(shí)鐘選通單元停用其時(shí)鐘信號(hào)，借此降低系統(tǒng)的功率損耗。然而，隨著工藝的發(fā)展和用戶需求的多樣化，芯片內(nèi)功能方塊的數(shù)目和面積急劇增加。上述時(shí)鐘選通技術(shù)在實(shí)現(xiàn)時(shí)電路上需要額外的邏輯門(mén)，而這些邏輯門(mén)會(huì)增加布局面積和功率損耗。如果芯片設(shè)計(jì)者使用所述習(xí)知的時(shí)鐘產(chǎn)生模塊來(lái)實(shí)現(xiàn)所述時(shí)鐘選通技術(shù)，那么電路上的設(shè)計(jì)會(huì)十分復(fù)雜。同時(shí)，這些功能方塊分布在芯片不同的位置上，因此這些選通時(shí)鐘信號(hào)的時(shí)鐘偏斜問(wèn)題也會(huì)隨著布線長(zhǎng)度的增加而惡化。因此，有必要提出一種分散式架構(gòu)的時(shí)鐘選通系統(tǒng)和時(shí)鐘分頻模塊，借此提供低功率損耗以及簡(jiǎn)化電路設(shè)計(jì)和驗(yàn)證時(shí)的復(fù)雜度
發(fā)明內(nèi)容本發(fā)明的分散式架構(gòu)的時(shí)鐘產(chǎn)生系統(tǒng)的實(shí)施例包含時(shí)鐘分頻器、第一功能方塊及第二功能方塊。所述時(shí)鐘分頻器用以輸出不同頻率的時(shí)鐘信號(hào)。所述第一功能方塊包含第一時(shí)鐘選通單元及第一邏輯電路，而所述第二功能方塊包含第二時(shí)鐘選通單元及第二邏輯電路。所述第一時(shí)鐘選通單元和所述第二時(shí)鐘選通單元在邏輯上分別位于所述第一功能方塊和所述第二功能方塊內(nèi)，而在物理布局上分別被設(shè)置于盡可能靠近所述時(shí)鐘分頻器的位置。本發(fā)明的時(shí)鐘分頻模塊的實(shí)施例包含格雷碼表產(chǎn)生單元、時(shí)鐘分頻有限狀態(tài)機(jī)和時(shí)鐘分頻產(chǎn)生單元。所述格雷碼表產(chǎn)生單元經(jīng)配置以用以產(chǎn)生二維陣列。所述時(shí)鐘分頻有限狀態(tài)機(jī)經(jīng)配置以用以接收所述二維陣列，第一時(shí)鐘信號(hào)和所述時(shí)鐘分頻有限狀態(tài)機(jī)的先前狀態(tài)以產(chǎn)生所述時(shí)鐘分頻有限狀態(tài)機(jī)的下一狀態(tài)。所述時(shí)鐘分頻產(chǎn)生單元經(jīng)配置以用以接收所述二維陣列，所述第一時(shí)鐘信號(hào)和所述時(shí)鐘分頻有限狀態(tài)機(jī)的所述先前狀態(tài)以產(chǎn)生第二時(shí)鐘信號(hào)。圖1顯示習(xí)知的時(shí)鐘產(chǎn)生系統(tǒng)的方塊示意圖；圖2顯示典型的使用硬件描述語(yǔ)言以實(shí)現(xiàn)芯片設(shè)計(jì)的流程圖；圖3顯示根據(jù)本發(fā)明的實(shí)施例的時(shí)鐘產(chǎn)生系統(tǒng)；以及圖4顯示根據(jù)本發(fā)明的實(shí)施例的時(shí)鐘分頻模塊。具體實(shí)施例方式圖2顯示典型的使用硬件描述語(yǔ)言以實(shí)現(xiàn)芯片設(shè)計(jì)的流程圖，所述流程圖經(jīng)配置以用以施行本發(fā)明。參照?qǐng)D2，在步驟S20，系統(tǒng)設(shè)計(jì)者制訂芯片的規(guī)格。在步驟S22，芯片設(shè)計(jì)者產(chǎn)生寄存器傳送級(jí)網(wǎng)表(register-transferlevelnetlist,RTLnetlist)并進(jìn)行驗(yàn)證。在步驟S24，所述芯片設(shè)計(jì)者通過(guò)合成工具(synthesistool)產(chǎn)生邏輯門(mén)級(jí)網(wǎng)表(gate-levelnetlist)并進(jìn)行驗(yàn)證。在步驟S25，所述芯片設(shè)計(jì)者通過(guò)布置和布線工具(placeandroutetool)產(chǎn)生物理設(shè)計(jì)。以下進(jìn)一步說(shuō)明所述流程的每一步驟。首先系統(tǒng)設(shè)計(jì)者在開(kāi)發(fā)芯片前會(huì)根據(jù)所述芯片的應(yīng)用場(chǎng)合來(lái)設(shè)定一些例如功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格。當(dāng)規(guī)格制定完成時(shí)，系統(tǒng)設(shè)計(jì)者會(huì)依據(jù)功能或其它相關(guān)考慮，將所述芯片劃分為數(shù)個(gè)功能方塊，并交由不同設(shè)計(jì)者以進(jìn)行后續(xù)步驟。這些設(shè)計(jì)者使用硬件描述語(yǔ)言，例如VERIL0G和VHDL，來(lái)描繪這些功能方塊的行為或特征，并通過(guò)所述硬件描述語(yǔ)言所對(duì)應(yīng)的編譯器(compiler)將所述語(yǔ)言轉(zhuǎn)換成寄存器傳送級(jí)網(wǎng)表。所述寄存器傳送級(jí)網(wǎng)表包含一組連接到每一功能方塊的節(jié)點(diǎn)，其通過(guò)數(shù)學(xué)敘述來(lái)定義功能方塊將實(shí)現(xiàn)的布林邏輯。接著，設(shè)計(jì)者使用模擬器(simulator)來(lái)驗(yàn)證這些節(jié)點(diǎn)所描繪的電路行為。在驗(yàn)證后，設(shè)計(jì)者使用合成工具以將所述寄存器傳送級(jí)網(wǎng)表轉(zhuǎn)換為所述邏輯門(mén)級(jí)網(wǎng)表。在合成過(guò)程中，設(shè)計(jì)者會(huì)選擇適當(dāng)?shù)倪壿媶卧獛?kù)(logiccelllibrary),以作為合成邏輯門(mén)級(jí)電路的參考依據(jù)。所述邏輯門(mén)級(jí)網(wǎng)表通過(guò)所述邏輯單元庫(kù)以更具體地描繪這些功能方塊。所述邏輯門(mén)級(jí)網(wǎng)表會(huì)通過(guò)模擬和驗(yàn)證工具來(lái)驗(yàn)證電路的邏輯和電路的時(shí)間相關(guān)行為。在驗(yàn)證后，會(huì)使用布置和布線工具以通過(guò)所述邏輯門(mén)級(jí)網(wǎng)表產(chǎn)生物理設(shè)計(jì)，例如，布局(layout)ο圖3顯示根據(jù)本發(fā)明的實(shí)施例的時(shí)鐘產(chǎn)生系統(tǒng)30。所述時(shí)鐘產(chǎn)生系統(tǒng)30包含時(shí)鐘分頻器31、功能方塊R和功能方塊S。所述時(shí)鐘分頻器31經(jīng)配置以用以輸出不同頻率的時(shí)鐘信號(hào)。與習(xí)知技術(shù)最大的不同在于時(shí)鐘選通單元32的位置由集中式的時(shí)鐘產(chǎn)生模塊搬移到個(gè)別的功能方塊R的內(nèi)部，而時(shí)鐘選通單元34、36的位置也由集中式的時(shí)鐘產(chǎn)生模塊搬移到個(gè)別的功能方塊S的內(nèi)部。所述時(shí)鐘分頻器31將時(shí)鐘信號(hào)elk”Clk2和Clk3輸出到所述時(shí)鐘選通單元32、34、36。所述時(shí)鐘選通單元32、34、36在接收到所述時(shí)鐘分頻器31傳來(lái)的時(shí)鐘信號(hào)Clk1^lk2和來(lái)自邏輯電路37、38、39的控制信號(hào)control后，分別產(chǎn)生給所述邏輯電路37、38、39的選通時(shí)鐘信號(hào)gatecLclk。由于在邏輯上所述時(shí)鐘選通單元32和邏輯電路37均位于所述功能方塊R內(nèi)，且在邏輯上所述時(shí)鐘選通單元34、36和邏輯電路38、39也均位于所述功能方塊S內(nèi)，因此可以簡(jiǎn)化設(shè)計(jì)和驗(yàn)證所花費(fèi)的時(shí)間及精神。而在物理布局上，所述時(shí)鐘選通單元32、34、36設(shè)置于功能方塊R和功能方塊S內(nèi)盡可能靠近所述時(shí)鐘分頻器31的位置，通過(guò)縮短時(shí)鐘信號(hào)Clk1^lk2和Clk3的長(zhǎng)度而減少功率消耗。所述寄存器傳送級(jí)網(wǎng)表和所述邏輯門(mén)級(jí)網(wǎng)表通常會(huì)以層次架構(gòu)(hierarchicalarchitecture)表示。當(dāng)設(shè)計(jì)者使用所述時(shí)鐘產(chǎn)生系統(tǒng)30進(jìn)行寄存器傳送級(jí)模擬或門(mén)級(jí)模擬時(shí)，由于所述功能方塊R和功能方塊S可使用層次架構(gòu)的描繪方式，因此可個(gè)別驗(yàn)證其與時(shí)鐘選通單元32的邏輯功能及電路是否符合預(yù)期。此外，當(dāng)設(shè)計(jì)者根據(jù)所述邏輯門(mén)級(jí)網(wǎng)表進(jìn)行布局時(shí)，位于所述功能方塊R的時(shí)鐘選通單元32與位于所述功能方塊S的時(shí)鐘選通單元34和36可以使用系統(tǒng)化的名稱(chēng)來(lái)命名，例如Block_CGC_l和Block_CGC_2，以方便設(shè)計(jì)者在進(jìn)行布局時(shí)將其設(shè)置于盡可能靠近所述時(shí)鐘分頻器31的位置，以減少布線路徑。如此一來(lái)，設(shè)計(jì)者可通過(guò)搜尋的方式快速識(shí)別出這些具有系統(tǒng)化名稱(chēng)的示例及其組合，并決定其于芯片上的擺放位置。由于高速的時(shí)鐘信號(hào)分布于這些布線路徑上，因此當(dāng)布線路徑縮短時(shí)，芯片的動(dòng)態(tài)功率損耗也可以大幅地下降。為了進(jìn)一步簡(jiǎn)化設(shè)計(jì)與驗(yàn)證，本發(fā)明揭示一種系統(tǒng)化的時(shí)鐘分頻方法，其通過(guò)規(guī)律化的敘述可輕易地?cái)U(kuò)充不同頻率的時(shí)鐘信號(hào)。習(xí)知通過(guò)蠻力方式(bruteforce)產(chǎn)生的時(shí)鐘分頻碼可使用硬件描述語(yǔ)言描述如下case(clk_state)6'b000_000:beginnext_state=6'b000_001；div3=1；end6'b000_001:beginnext_state=6'b000_011；div3=0；end6'b000_011:beginnext_state=6'b000_010；div3=0；end6'b000_010:beginnext_state=6'b000_110；div3=1；endendcasealwaysi(posedgeelk)beginclk_state<=next_state；div3_clk<=div3；end在上述范例中，所述clk_stage具有6位的寬度，因此可寫(xiě)入(000000)到(111111)的64種狀態(tài)。在本范例中，當(dāng)所述時(shí)鐘分頻碼將產(chǎn)生輸入時(shí)鐘頻率除以3的時(shí)鐘信號(hào)時(shí)，變量div3的初始狀態(tài)首先設(shè)定為1。在每次正緣時(shí)鐘信號(hào)到達(dá)時(shí)，變量div3的狀態(tài)會(huì)依序轉(zhuǎn)換為0、0、1、0、0、1···，因此變量div3的輸出即為輸入時(shí)鐘頻率除以3的時(shí)鐘信號(hào)。類(lèi)似地，當(dāng)所述時(shí)鐘分頻碼將產(chǎn)生輸入時(shí)鐘頻率除以4的時(shí)鐘信號(hào)時(shí)，可以首先設(shè)定變量div4的初始狀態(tài)為1。接著在每次正緣時(shí)鐘信號(hào)到達(dá)時(shí)，將變量div4的狀態(tài)依序改變?yōu)?、0、0、1、0、0···，那么所述變量div4的輸出即為輸入時(shí)鐘頻率除以4的時(shí)鐘信號(hào)。如上所述，使用蠻力方式產(chǎn)生的時(shí)鐘分頻碼會(huì)隨著功能方塊需要的分頻時(shí)鐘數(shù)目的增加而變得十分復(fù)雜且容易發(fā)生錯(cuò)誤。然而，通過(guò)本發(fā)明揭示的規(guī)律化基礎(chǔ)的時(shí)鐘分頻模塊，可以輕易地產(chǎn)生不同頻率的時(shí)鐘信號(hào)，且大幅簡(jiǎn)化后續(xù)的模擬及驗(yàn)證步驟。圖4顯示根據(jù)本發(fā)明的實(shí)施例的時(shí)鐘分頻模塊40，所述時(shí)鐘分頻模塊40包含格雷碼表(Graycodetable)產(chǎn)生單元42、時(shí)鐘分頻有限狀態(tài)機(jī)(finitestatemachine)44和時(shí)鐘分頻產(chǎn)生單元46。所述格雷碼表產(chǎn)生單元42經(jīng)配置以用以產(chǎn)生二維陣列T。所述二維陣列T中的每一元素的值根據(jù)格雷碼的編碼方式而產(chǎn)生。所述二維陣列T可使用硬件描述語(yǔ)言描述如下wire[L-10]T[1<<L]_10]assignT=L，h0；generatefor(i=0;i<L;i=i+1)begin:fg_GCT_lfor(j=(1<<i)；j<(1<<i+1))；j=j+1)begin:fg_GCT_2assignT[j]=T[((i<<i)-l)-(j-(l<<i))]1(1<<i)；endendendgenerate其中，L、i和j為整數(shù)。為了簡(jiǎn)單說(shuō)明上述硬件描述語(yǔ)言產(chǎn)生的格雷碼表，現(xiàn)將L代入6來(lái)加以說(shuō)明。當(dāng)L=6時(shí)，會(huì)產(chǎn)生二維陣列T，其中所述二維陣列T中的元素T=6’h0=0，元素T[l]=6’hi=1，元素T[2]=6’h3=3，元素T[3]=6’h2=2···。元素T到Τ[63]的值是根據(jù)格雷碼的編碼方式產(chǎn)生的。在格雷碼的編碼方式中，兩個(gè)相鄰的元素被選擇的編碼只有一個(gè)位是不同的，因此使用所述編碼方式的電路其動(dòng)態(tài)功率損耗較低。在使用格雷碼編碼方式建立所述二維陣列T后，所述時(shí)鐘分頻有限狀態(tài)機(jī)44經(jīng)配置以用以接收所述二維陣列T，時(shí)鐘信號(hào)clk_src和所述時(shí)鐘分頻有限狀態(tài)機(jī)44的先前狀態(tài)以產(chǎn)生下一狀態(tài)。所述時(shí)鐘分頻產(chǎn)生單元46經(jīng)配置以用以接收所述二維陣列T，所述時(shí)鐘信號(hào)clk_src和所述時(shí)鐘分頻有限狀態(tài)機(jī)44的所述先前狀態(tài)以產(chǎn)生不同頻率和不同工作循環(huán)(dutycycle)的時(shí)鐘信號(hào)。所述時(shí)鐘分頻有限狀態(tài)機(jī)44和所述時(shí)鐘分頻產(chǎn)生單元46的電路行為可使用硬件描述語(yǔ)言描述如下generatefor(i=0;i<N;i=i+1)begin:fg_clk_divassignns[i]=(S==T[i])？T[(i+1)%N](i==0T:ns[i-1])；assigndivM[i]=(S==T[i])i%M<K)(i==00:divM[i-l])；endendgeneratealwaysi(posedgeelk)beginS<=ns[N-l]；divM_clk<=divM[N-l]；end其中，L、i、K、M和N為整數(shù)，且M為等于或大于2的整數(shù)。在本發(fā)明的實(shí)施例中，所述時(shí)鐘分頻有限狀態(tài)機(jī)44包含重復(fù)敘述手段，其用以接收累增信號(hào)i以執(zhí)行回圈運(yùn)算。所述重復(fù)敘述手段包含第一條件運(yùn)算手段。所述第一條件運(yùn)算手段用以接收所述累增信號(hào)i，以根據(jù)所述累增信號(hào)i加1后的值對(duì)于整數(shù)N的余數(shù)而產(chǎn)生所述下一狀態(tài)ns[i]。在本發(fā)明的實(shí)施例中，所述第一條件運(yùn)算手段是通過(guò)assignns[i]=(S==T[i])？T[(i+1)%N](i==0？T:ns[i_l])；的敘述式以產(chǎn)生下一狀態(tài)ns[i]。當(dāng)目前狀態(tài)S的值等于T[i]時(shí)，下一狀態(tài)ns[i]的值會(huì)設(shè)定為τ[i+1]。舉例來(lái)說(shuō)，當(dāng)i=1而N=64時(shí)，如果目前狀態(tài)S的值=T[l]=1，那么下一狀態(tài)ns[l]會(huì)等于Τ[2]=3。當(dāng)i=2時(shí)，如果目前狀態(tài)S的值=Τ[2]=3，那么下一狀態(tài)ns[2]會(huì)等于T[3]=6…當(dāng)i=63時(shí)，如果目前狀態(tài)S的值=T[63]，那么下一狀態(tài)ns[64]會(huì)回到T=0，并繼續(xù)打1]、打2]、11[3]的循環(huán)。在本發(fā)明的實(shí)施例中，所述時(shí)鐘分頻產(chǎn)生單元46包含第二條件運(yùn)算手段。所述第二條件運(yùn)算手段用以產(chǎn)生時(shí)鐘信號(hào)clk_src除以M后的時(shí)鐘信號(hào)divM_clk。當(dāng)目前狀態(tài)S的值等于T[i]，且所述累增信號(hào)i對(duì)于整數(shù)M的余數(shù)值小于整數(shù)K時(shí)，那么變量divM[i]的值會(huì)等于1。舉例來(lái)說(shuō)，當(dāng)K=2而M=4時(shí)，所述第二條件運(yùn)算手段通過(guò)assigndiv4[i]=(S==T[i])？i%4<2)(i==00:div4[i_l])的敘述式以產(chǎn)生所述時(shí)鐘信號(hào)clk_src除以4，且工作循環(huán)為0.5的時(shí)鐘信號(hào)div4_clk。根據(jù)所述敘述式，當(dāng)i=0時(shí)，此時(shí)i對(duì)于4的余數(shù)為0，因此4<2為真，div4=1。當(dāng)i=1時(shí)，此時(shí)i對(duì)于4的余數(shù)為1，因此4<2為真，div4[l]=1。當(dāng)i=2時(shí)，此時(shí)1對(duì)于4的余數(shù)為2，因此1%4<2為假，(1&4[2]=O。當(dāng)i=3時(shí)，此時(shí)i對(duì)于4的余數(shù)為3，因此i%4<2為假，div4[3]=0···。據(jù)此，所述時(shí)鐘信號(hào)div4_elk的頻率會(huì)是時(shí)鐘信號(hào)clk_src的頻率除以4，且工作循環(huán)為0.5。當(dāng)邏輯電路需要所述時(shí)鐘信號(hào)clk_src的頻率除以6，且工作循環(huán)為0.5的時(shí)鐘信號(hào)div6_clk時(shí)，僅需將所述第二條件運(yùn)算手段內(nèi)的整數(shù)M代入6，整數(shù)K代入3即可得到所述時(shí)鐘信號(hào)div6_clk。當(dāng)邏輯電路需要時(shí)鐘信號(hào)clk_src的頻率除以4，且工作循環(huán)為0.25的時(shí)鐘信號(hào)diV4x_clk時(shí)，僅需將所述第二條件運(yùn)算手段內(nèi)的變量M代入4，變量K代入1即可得到所述時(shí)鐘信號(hào)div4X_clk。通過(guò)本發(fā)明揭示的公式化基礎(chǔ)的時(shí)鐘產(chǎn)生系統(tǒng)30，可以輕易地產(chǎn)生不同頻率和不同工作循環(huán)的時(shí)鐘信號(hào)，且大幅簡(jiǎn)化后續(xù)的驗(yàn)證及維持作業(yè)。本發(fā)明的技術(shù)內(nèi)容及技術(shù)特點(diǎn)已揭示如上，然而所屬領(lǐng)域的技術(shù)人員仍可能基于本發(fā)明的教示及揭示內(nèi)容而作種種不背離本發(fā)明精神的替換及修改。因此，本發(fā)明的保護(hù)范圍應(yīng)不限于實(shí)施例所揭示的內(nèi)容，而應(yīng)包括各種不背離本發(fā)明的替換及修改，并為上述權(quán)利要求書(shū)所涵蓋。權(quán)利要求一種時(shí)鐘產(chǎn)生系統(tǒng)，其特征在于其包含時(shí)鐘分頻器，其用以輸出不同頻率的時(shí)鐘信號(hào)；第一功能方塊，其包含第一時(shí)鐘選通單元及第一邏輯電路；以及第二功能方塊，其包含第二時(shí)鐘選通單元及第二邏輯電路；其中所述第一時(shí)鐘選通單元和所述第二時(shí)鐘選通單元在邏輯上分別位于所述第一功能方塊和所述第二功能方塊內(nèi)，而在物理布局上分別被設(shè)置于靠近所述時(shí)鐘分頻器的位置。2.根據(jù)權(quán)利要求1所述的時(shí)鐘產(chǎn)生系統(tǒng)，其特征在于其中所述第一時(shí)鐘選通單元和所述第二時(shí)鐘選通單元分別接收來(lái)自所述第一邏輯電路和第二邏輯電路的控制信號(hào)及來(lái)自所述時(shí)鐘分頻器的不同頻率的時(shí)鐘信號(hào)，以個(gè)別地產(chǎn)生給所述第一邏輯電路和第二邏輯電路的選通時(shí)鐘信號(hào)。3.根據(jù)權(quán)利要求1所述的時(shí)鐘產(chǎn)生系統(tǒng)，其特征在于其中所述第一功能方塊和所述第二功能方塊具有系統(tǒng)化名稱(chēng)。4.根據(jù)權(quán)利要求3所述的時(shí)鐘產(chǎn)生系統(tǒng)，其特征在于其中所述第一功能方塊和所述第二功能方塊在進(jìn)行布局時(shí)可通過(guò)搜尋所述系統(tǒng)化名稱(chēng)而被設(shè)置于靠近所述時(shí)鐘分頻器的位置。5.一種時(shí)鐘分頻模塊，其特征在于其包含格雷碼表產(chǎn)生單元，其經(jīng)配置以用以產(chǎn)生二維陣列；時(shí)鐘分頻有限狀態(tài)機(jī)，其經(jīng)配置以用以接收所述二維陣列，第一時(shí)鐘信號(hào)和記錄所述時(shí)鐘分頻有限狀態(tài)機(jī)的先前狀態(tài)，借此產(chǎn)生所述時(shí)鐘分頻有限狀態(tài)機(jī)的下一狀態(tài)；以及時(shí)鐘分頻產(chǎn)生單元，其經(jīng)配置以用以接收所述二維陣列，所述第一時(shí)鐘信號(hào)和所述時(shí)鐘分頻有限狀態(tài)機(jī)的所述先前狀態(tài)以產(chǎn)生第二時(shí)鐘信號(hào)。6.根據(jù)權(quán)利要求5所述的時(shí)鐘分頻模塊，其特征在于其中所述二維陣列中的每一元素的值是根據(jù)格雷碼的編碼方式產(chǎn)生的。7.根據(jù)權(quán)利要求5所述的時(shí)鐘分頻模塊，其特征在于其中所述時(shí)鐘分頻有限狀態(tài)機(jī)進(jìn)一步包含重復(fù)敘述手段，所述重復(fù)敘述手段用以接收累增信號(hào)以執(zhí)行回圈運(yùn)算。8.根據(jù)權(quán)利要求7所述的時(shí)鐘分頻模塊，其特征在于其中所述時(shí)鐘分頻有限狀態(tài)機(jī)進(jìn)一步包含第一條件運(yùn)算手段，所述第一條件運(yùn)算手段用以接收所述累增信號(hào)，并根據(jù)所述累增信號(hào)加1后對(duì)于第一整數(shù)的余數(shù)而產(chǎn)生所述時(shí)鐘分頻有限狀態(tài)機(jī)的下一狀態(tài)。9.根據(jù)權(quán)利要求5所述的時(shí)鐘分頻模塊，其特征在于其中所述時(shí)鐘分頻產(chǎn)生單元進(jìn)一步包含第二條件運(yùn)算手段，所述第二條件運(yùn)算手段用以接收所述累增信號(hào)，并根據(jù)所述累增信號(hào)加1后對(duì)于第二常量的余數(shù)與第三常量進(jìn)行比較，以產(chǎn)生所述第二時(shí)鐘信號(hào)。10.根據(jù)權(quán)利要求9所述的時(shí)鐘分頻模塊，其特征在于其中所述第二常量用以決定所述第二時(shí)鐘信號(hào)的頻率。11.根據(jù)權(quán)利要求9所述的時(shí)鐘分頻模塊，其特征在于其中所述第三常量用以決定所述第二時(shí)鐘信號(hào)的工作循環(huán)。全文摘要本發(fā)明涉及一種時(shí)鐘產(chǎn)生系統(tǒng)和時(shí)鐘分頻模塊。所述時(shí)鐘產(chǎn)生系統(tǒng)包含時(shí)鐘分頻器、第一功能方塊及第二功能方塊。所述時(shí)鐘分頻器用以輸出不同頻率的時(shí)鐘信號(hào)。所述第一功能方塊包含第一時(shí)鐘選通單元及第一邏輯電路，而所述第二功能方塊包含第二時(shí)鐘選通單元及第二邏輯電路。所述第一時(shí)鐘選通單元和所述第二時(shí)鐘選通單元在邏輯上分別位于所述第一功能方塊和所述第二功能方塊內(nèi)，而在物理布局上分別被設(shè)置于盡可能靠近所述時(shí)鐘分頻器的位置。文檔編號(hào)H03K23/66GK101860359SQ20091013443公開(kāi)日2010年10月13日申請(qǐng)日期2009年4月13日優(yōu)先權(quán)日2009年4月13日發(fā)明者葉時(shí)益申請(qǐng)人:雷凌科技股份有限公司