專利名稱：用于抑制電路中的噪聲的方法和電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及集成電路，尤其涉及用于抑制電路中的噪聲的方法和電路。
背景技術(shù)：
集成電路裝置通常具有多個(gè)用于產(chǎn)生輸出信號(hào)的輸入/輸出引腳。集成電路的輸 出信號(hào)通常響應(yīng)于時(shí)鐘信號(hào)而同時(shí)切換。輸出的此同時(shí)切換導(dǎo)致常常難以控制的較大瞬變 電流。明確地說(shuō)，構(gòu)成線路上不合意信號(hào)的電源和接地噪聲是在輸出處的信號(hào)同時(shí)切換邏 輯狀態(tài)時(shí)在芯片上電源和接地總線中產(chǎn)生的。當(dāng)大量驅(qū)動(dòng)器同時(shí)切換時(shí)，電源上增加的電 流汲取可能引起對(duì)芯片的電壓供應(yīng)的下垂(droop)或負(fù)尖峰(negative spike)。此電源電 壓的下沉(dip)可能作為噪聲而傳播經(jīng)過(guò)有源且無(wú)噪聲的驅(qū)動(dòng)器，且可能引起系統(tǒng)中的錯(cuò) 誤切換。隨著系統(tǒng)速度增加以及對(duì)傳輸更多數(shù)據(jù)的需求，破壞性的切換噪聲已受到顯著的 關(guān)注。由經(jīng)過(guò)電源或接地線路的熱噪聲或外部干擾引起的時(shí)鐘信號(hào)的抖動(dòng)可能也對(duì)電 路的操作具有顯著影響。舉例來(lái)說(shuō)，周期抖動(dòng)(也稱為“邊緣到邊緣”抖動(dòng))是任一時(shí)鐘周 期與理想時(shí)鐘周期在時(shí)間上的偏差。周期抖動(dòng)由于噪聲而導(dǎo)致相對(duì)于完美的參考時(shí)鐘或數(shù) 據(jù)信號(hào)的相位變化。通常將周期抖動(dòng)測(cè)量為最長(zhǎng)周期與最短周期之間的差。為確保針對(duì)所 有信號(hào)存在足夠的設(shè)置時(shí)間，適應(yīng)周期抖動(dòng)是必要的。抖動(dòng)也可由于并非輸入/輸出(I/O) 元件的部分的內(nèi)部邏輯的同時(shí)切換而產(chǎn)生，所述內(nèi)部邏輯例如為可配置邏輯塊(CLB)或可 編程邏輯裝置(PLD)的隨機(jī)存取存儲(chǔ)器塊(BRAM)，其將在下文更詳細(xì)地描述。因此，有必要 克服由導(dǎo)致時(shí)鐘抖動(dòng)的同時(shí)切換噪聲或熱噪聲引起的較大瞬變現(xiàn)象，且提供無(wú)噪聲的電源 和接地連接。已在常規(guī)電路中用無(wú)源組件來(lái)完成電源噪聲抑制，所述無(wú)源組件例如為連接于電 源軌和接地上的電容器。電容器提供供瞬變?cè)肼曉陔娫窜壣系竭_(dá)接地的分路路徑，以使瞬 變電壓振幅減到最小，同時(shí)存儲(chǔ)和提供局部電荷以使電壓下垂減到最小。然而，無(wú)源裝置的 性能受到其寄生電感、串聯(lián)電阻和電容的限制，所述寄生電感、串聯(lián)電阻和電容隨所使用材 料的類型、封裝、溫度、DC偏置和操作頻率而變。此外，因?yàn)殡娙萜髟诔^(guò)其諧振頻率后變 為電感性的，所以給定的電容器值通常對(duì)于一個(gè)諧振頻率來(lái)說(shuō)是最優(yōu)的，但在較寬范圍的 頻率上不是最優(yōu)的。另外，由于寄生電阻和電感，無(wú)源裝置的性能往往在高于IOOMhz的頻 率下快速降級(jí)。因此，需要一種改進(jìn)的用于抑制電路中的噪聲的方法和電路。

發(fā)明內(nèi)容
本發(fā)明提供了一種抑制電路中的噪聲的方法。所述方法包括將電源電壓提供到 所述電路的第一端子；將接地電壓提供到所述電路的第二端子；將時(shí)鐘信號(hào)提供到所述電 路；以及通過(guò)與所述時(shí)鐘信號(hào)同步地對(duì)噪聲進(jìn)行有源解耦來(lái)使噪聲從所述電路的所述第一 端子和所述第二端子中的至少一個(gè)處有源解耦。對(duì)噪聲進(jìn)行有源解耦可包括將所述電路的所述第一端子分路到大于所述電源電壓的電壓，且/或?qū)⑺鲭娐返乃龅诙俗臃致返?小于接地的電壓。也可提供與所述時(shí)鐘信號(hào)的偏移，用于對(duì)噪聲進(jìn)行有源解耦，其可在時(shí)鐘 周期的預(yù)定部分期間執(zhí)行。根據(jù)替代實(shí)施例，一種抑制電路中的噪聲的方法包括將電源電壓提供到所述電 路的第一端子；將接地電壓提供到所述電路的第二端子；以及通過(guò)在輸出處的信號(hào)的切換 期間將所述第一端子或第二端子中的至少一個(gè)選擇性地分路到具有較大量值的電壓，來(lái)使 噪聲從所述電路的第一端子或第二端子中的至少一個(gè)處有源解耦。所述方法可進(jìn)一步包 括將時(shí)鐘信號(hào)提供到電路，其中對(duì)噪聲進(jìn)行有源解耦包括與時(shí)鐘信號(hào)同步地對(duì)噪聲進(jìn)行解 耦。此外，對(duì)噪聲進(jìn)行有源解耦可包括將第一端子分路到大于電源電壓的電壓和將第二端 子分路到小于接地的電壓。
本發(fā)明還提供了一種用于抑制端子處的噪聲的電路。所述電路包括時(shí)鐘信號(hào)，其 耦合到時(shí)鐘輸入；電源電壓，其耦合到第一端子；接地電壓，其耦合到第二端子；以及切換 電路，其耦合到所述第一端子和所述第二端子中的至少一個(gè)，以通過(guò)與所述時(shí)鐘信號(hào)同步 地對(duì)噪聲進(jìn)行有源解耦來(lái)使噪聲從所述電路的所述第一端子或所述第二端子處有源解耦。 所述裝置可進(jìn)一步包括耦合在所述第一端子與大于電源電壓的電壓之間的第一開(kāi)關(guān)，以及 耦合在所述第二端子與小于接地的電壓之間的第二開(kāi)關(guān)。還可提供用于調(diào)節(jié)用于與所述時(shí) 鐘信號(hào)同步地對(duì)噪聲進(jìn)行解耦的脈沖的相位和脈沖寬度的可編程脈沖產(chǎn)生器。


圖1是根據(jù)本發(fā)明實(shí)施例的用于抑制噪聲的電路的框圖；圖2是根據(jù)本發(fā)明實(shí)施例的具有用于抑制噪聲的電路的集成電路封裝的框圖；圖3是根據(jù)本發(fā)明替代實(shí)施例的用于抑制噪聲的電路的框圖；圖4是根據(jù)本發(fā)明實(shí)施例的展示圖1到圖3的電路的操作的時(shí)序圖；圖5是根據(jù)本發(fā)明實(shí)施例的具有用于抑制電壓供應(yīng)處的噪聲的電容器的電路的 框圖；圖6是根據(jù)本發(fā)明實(shí)施例的用于抑制具有多個(gè)電源電壓的裝置中的噪聲的電路 的框圖；圖7是根據(jù)本發(fā)明實(shí)施例的用于產(chǎn)生柵極控制信號(hào)的有源解耦器邏輯的電路；圖8是根據(jù)本發(fā)明實(shí)施例的可編程邏輯裝置的框圖；以及圖9是展示根據(jù)本發(fā)明實(shí)施例的抑制噪聲的方法的流程圖。
具體實(shí)施例方式首先參看圖1，展示根據(jù)本發(fā)明實(shí)施例的用于抑制噪聲的電路的框圖。明確地說(shuō)， 噪聲產(chǎn)生電路102經(jīng)耦合以接收電源電壓V。。和時(shí)鐘信號(hào)，且耦合到接地電壓。根據(jù)圖1的 實(shí)施例，電路還經(jīng)耦合以接收第一電壓，稱為高度正性電壓V++，其為大于Vcc的電壓；以及 第二電壓，稱為高度負(fù)性V—，其為小于接地的電壓。舉例來(lái)說(shuō)，對(duì)于2. 5伏V。。，V++可為3. 3 伏，且V__可為-1. 2伏。有源解耦電路104包括有源解耦器邏輯106，其產(chǎn)生控制信號(hào)Sl和 S2，以分別控制開(kāi)關(guān)108和110。有源解耦器邏輯經(jīng)耦合以接收時(shí)鐘信號(hào)，且優(yōu)選包括脈沖 寬度產(chǎn)生器電路以產(chǎn)生適當(dāng)?shù)目刂菩盘?hào)Sl和S2。如下文將更詳細(xì)地描述，用于響應(yīng)于控制信號(hào)Sl和S2而選擇性地將V++和V__耦合到電路的例如開(kāi)關(guān)108和110等有源裝置的使用提供了經(jīng)改進(jìn)的對(duì)電源和接地端子上的噪聲的抑制。因此，具有較大量值的電壓耦合到 電源電壓和接地電壓，其中將具有比電源電壓更為正性的值的電壓施加到電源端子，且將 具有比接地更為負(fù)性的值的電壓施加到接地端子?？蓪⒕哂休^大量值的電壓施加到電源電 壓、接地電壓或兩者。不同于無(wú)源裝置，有源解耦器將含噪聲的電源電壓分路到純的且穩(wěn)定 的交流局部電壓參考?xì)v時(shí)有限的時(shí)間量，以抑制含噪聲電源上存在的波紋。純的電源提供 較大的局部電荷供應(yīng)以使電壓下垂減到最小，且提供用以穩(wěn)定含噪聲電源的低波紋電源電 壓參考。啟用有源解耦的開(kāi)關(guān)可為低接通電阻晶體管(通常例如為0. 001歐姆或更小)，其 由決定何時(shí)接通或斷開(kāi)晶體管的脈沖產(chǎn)生器電路控制。將參看圖4到圖7更詳細(xì)地描述用 于控制開(kāi)關(guān)的脈沖的產(chǎn)生。根據(jù)圖2的框圖中所示的本發(fā)明的一個(gè)實(shí)施例，集成電路封裝200包括位于襯底 204上的裸片(die) 202，其經(jīng)耦合以接收V++和V__電壓。如圖2的實(shí)施例中所示，封裝還 經(jīng)耦合以在襯底的各個(gè)端子處接收時(shí)鐘信號(hào)、Vcc和接地。根據(jù)一個(gè)實(shí)施例，噪聲產(chǎn)生電路 102、有源解耦器邏輯106以及開(kāi)關(guān)108和110可實(shí)施于裸片202上。或者，噪聲產(chǎn)生電路 102可實(shí)施于裸片202上，而開(kāi)關(guān)108和110可實(shí)施為襯底204上的離散組件。如將參看 圖3更詳細(xì)地描述，噪聲產(chǎn)生電路102以及開(kāi)關(guān)108和110可分布于例如印刷電路板等電 子裝置的不同元件上?，F(xiàn)在參看圖3，噪聲產(chǎn)生電路302、有源解耦器邏輯器件304以及包括晶體管306 和308的開(kāi)關(guān)可分布于裝置310的各個(gè)組件上。在圖3的實(shí)施例中，V++通過(guò)晶體管306選 擇性地耦合到裝置310的噪聲產(chǎn)生電路302，晶體管306具有由來(lái)自有源解耦器邏輯器件 304的控制信號(hào)S1控制的柵極。類似地，V__通過(guò)晶體管308選擇性地耦合到電路，晶體管 308具有由控制信號(hào)S2控制的柵極。雖然如圖所示的控制信號(hào)S1和S2是從例如有源解耦 器邏輯器件304提供的，但有源解耦器邏輯器件304和/或晶體管306和308可為噪聲產(chǎn)生 電路302的一部分。V。。和接地節(jié)點(diǎn)處的晶體管的引線的寄生電感(可取決于裝置310的實(shí) 施方案而變化)由電感器312和314展示。雖然(例如)展示金屬氧化物半導(dǎo)體電路，但根 據(jù)本發(fā)明可采用其它類型的晶體管或開(kāi)關(guān)。噪聲產(chǎn)生電路302可并入作為微處理器、可編 程邏輯裝置(PLD)、專用集成電路(ASIC)、門(mén)陣列或基于集成電路技術(shù)的任何通用設(shè)計(jì)、或 實(shí)施這些裝置中耦合到晶體管306和308的任意一個(gè)的印刷電路板的一部分。舉例來(lái)說(shuō)， 噪聲產(chǎn)生電路302可實(shí)施于嵌入集成電路中的硅中，且晶體管實(shí)施于印刷電路板上的離散 邏輯器件中。或者，裝置310的所有元件也可實(shí)施為用以在數(shù)字、模擬或類似系統(tǒng)中對(duì)噪聲 進(jìn)行解耦或抑制電磁輻射發(fā)射的獨(dú)立裝置。如下文將參看圖4更詳細(xì)地描述，包括有源解 耦器邏輯器件304和晶體管306和308的有源解耦電路在較寬范圍的操作頻率上且在較寬 范圍的溫度和電壓上提供穩(wěn)定的電感和電阻，且一致地在較寬操作頻率范圍上抑制瞬變?cè)?聲。現(xiàn)在參看圖4，時(shí)序圖展示圖1到圖3的電路的操作。在時(shí)間、處的時(shí)鐘信號(hào)的 上升沿之后，在時(shí)間t2處，在裝置的端子(例如裝置的輸入/輸出(I/O)引腳)處鎖存數(shù) 據(jù)。參看圖7更詳細(xì)地描述的有源解耦器邏輯器件304的脈沖產(chǎn)生器參考用以驅(qū)動(dòng)噪聲產(chǎn) 生電路302的切換邏輯的同一時(shí)鐘。然而，可使柵極啟用信號(hào)Sl延遲一延遲周期td直到 時(shí)間t2為止。也就是說(shuō)，電源電壓的任何電壓下垂或接地電壓中的尖峰可因?yàn)殡娐分械碾娐菲倍舆t，如此項(xiàng)技術(shù)中眾所周知。因此，在確定延遲之后，延遲周期td由脈沖產(chǎn)生器 設(shè)置，以在時(shí)間t2處產(chǎn)生脈沖。類似地，取決于下垂或尖峰的持續(xù)時(shí)間而確定脈沖寬度tw。 構(gòu)成時(shí)鐘周期的預(yù)定部分的延遲周期td和脈沖寬度1可取決于若干因素而變化，包含所使 用裝置的類型和裝置中所采用的電路。因此，通過(guò)測(cè)試和分析裝置以及裝置中實(shí)施的電路 來(lái)確定延遲周期td和脈沖寬度tw。如圖4所示，用于電路的V。。信號(hào)的下垂在無(wú)有源解耦的t2與t3之間的周期期間比其中V++信號(hào)通過(guò)開(kāi)關(guān)306耦合到V。。的有源解耦的情況大得多。類似地，S2柵極啟用脈 沖致使V—耦合到接地電壓，其中接地軌上的反跳(bounce)在t2與t3之間的周期期間比沒(méi) 有將V—施加到接地端子的情況小得多。因?yàn)閷?shí)施圖1到圖3的電路的裝置跟蹤驅(qū)動(dòng)切換 邏輯的時(shí)鐘，所以其能夠同步抑制與所述時(shí)鐘同時(shí)產(chǎn)生的切換瞬變?cè)肼暋Ｒ簿褪钦f(shuō)，基于一 個(gè)或一個(gè)以上可被偏移一延遲且具有預(yù)定脈沖寬度的信號(hào)，與時(shí)鐘信號(hào)同步地對(duì)噪聲進(jìn)行 解耦。此外，圖1到圖3的電路提供在較寬范圍的頻率上良好執(zhí)行的一類新的“有源解耦” 裝置，其具有非常低的固定電感和電阻。雖然圖4中的時(shí)序圖是相對(duì)于(例如)時(shí)鐘的上 升沿而展示的，但有源解耦器可經(jīng)設(shè)計(jì)以與時(shí)鐘的下降沿或與兩個(gè)時(shí)鐘沿一起工作?，F(xiàn)在參看圖5，展示根據(jù)本發(fā)明替代實(shí)施例的具有用于抑制電壓供應(yīng)處的噪聲的 電容器的電路的框圖。圖5的電路類似于圖3的電路，不同的是額外的晶體管502耦合到 晶體管306，且電容器504耦合在耦合晶體管502與306的節(jié)點(diǎn)處。反相器506經(jīng)耦合以接 收控制晶體管306的控制信號(hào)，且產(chǎn)生經(jīng)反相信號(hào)以控制晶體管502。如可看到，V++用以在 晶體管502接通且晶體管306斷開(kāi)時(shí)對(duì)電容器504進(jìn)行預(yù)充電。當(dāng)有必要將額外電壓施加 到時(shí)，接通晶體管306且斷開(kāi)晶體管502。因此，電容器上的電荷用以提供防止電源電 壓Vrc的電壓下垂所必要的額外電荷。雖然以實(shí)例的形式來(lái)展示反相器，但可使用其它裝置 來(lái)控制晶體管502的柵極，或可采用獨(dú)立產(chǎn)生的信號(hào)來(lái)控制晶體管306和502。現(xiàn)在參看圖6，展示根據(jù)本發(fā)明實(shí)施例的用于抑制具有多個(gè)電源電壓的裝置中的 噪聲的電路的框圖。如圖6的電路中所示，例如集成電路或印刷電路板等裝置602可包括 多個(gè)電源電壓，此處展示為Vcxl到火。,。每一電源電壓可耦合到較大電壓，以防止如上所述 的電源電壓的下垂。明確地說(shuō)，電源電壓Vcxl到火。,可分別耦合到電壓V++1到V++N?？稍陔?源電壓與對(duì)應(yīng)的較大電壓之間的路徑中采用多個(gè)開(kāi)關(guān)。舉例來(lái)說(shuō)，電容器604可耦合到第 一開(kāi)關(guān)S1與第二開(kāi)關(guān)/S1之間的節(jié)點(diǎn)?？赏ㄟ^(guò)將電容器選擇性地充電到大于電源電壓的電 壓，且在切換期間將電容器耦合到電源電壓，如上文相對(duì)于圖5所述來(lái)避免電源電壓中的 電壓下垂。電容器606到610也可耦合到第一開(kāi)關(guān)與第二開(kāi)關(guān)之間分別與電源電壓V。。2到 乂㈣相關(guān)聯(lián)的節(jié)點(diǎn)。最終，可使用開(kāi)關(guān)612將接地耦合到較大的負(fù)電壓以防止接地反跳，如 上所述。雖然展示僅一個(gè)接地和一個(gè)開(kāi)關(guān)612，但可將額外的開(kāi)關(guān)用于同一裝置上的其它經(jīng) 隔離的接地。可獨(dú)立地或結(jié)合例如解耦電容器等無(wú)源解耦裝置而使用圖1到圖6的電路?，F(xiàn)在參看圖7，展示根據(jù)本發(fā)明實(shí)施例的用于產(chǎn)生柵極控制信號(hào)的有源解耦器邏 輯器件的電路。明確地說(shuō)，時(shí)鐘合成器702接收時(shí)鐘信號(hào)，且產(chǎn)生耦合到可編程移相器704 的時(shí)鐘信號(hào)?？删幊桃葡嗥?04將產(chǎn)生基于時(shí)間延遲td而移位的經(jīng)移相的時(shí)鐘信號(hào)。經(jīng)移 相的時(shí)鐘信號(hào)耦合到可編程脈沖寬度產(chǎn)生器706，其產(chǎn)生在經(jīng)移相的時(shí)鐘信號(hào)的上升沿處 開(kāi)始且在預(yù)定脈沖寬度之后結(jié)束的脈沖。如上所述，脈沖寬度表示電壓下垂和接地反跳的 近似持續(xù)時(shí)間tw，且是基于正使用的裝置和采用的電路而確定的。可編程脈沖寬度產(chǎn)生器可由延遲鎖定回路(DLL)或類似的時(shí)鐘恢復(fù)電路、固定或可變延遲元件、自定時(shí)元件或其 它門(mén)控邏輯器件組成。如圖所示，單獨(dú)的柵極控制信號(hào)S1到Sn中的每一個(gè)可單獨(dú)地產(chǎn)生。 現(xiàn)在參看圖8，展示根據(jù)本發(fā)明實(shí)施例的可編程邏輯裝置的框圖?？删幊踢壿嬔b置 是一種類型的集成電路，其被設(shè)計(jì)為可由用戶編程，使得用戶可實(shí)施其選擇的邏輯設(shè)計(jì)。一 種類型的可編程邏輯裝置是復(fù)雜可編程邏輯裝置或CPLD。CPLD包含兩個(gè)或兩個(gè)以上“功能 塊”，其連接在一起，且通過(guò)互連開(kāi)關(guān)矩陣連接到輸入/輸出(I/O)資源。CPLD的每一功能 塊包含類似于可編程邏輯陣列(PLA)或可編程陣列邏輯(PAL)裝置中所使用的兩電平AND/ OR結(jié)構(gòu)的兩電平AND/OR結(jié)構(gòu)。另一類型的可編程邏輯裝置是現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)。 在典型的FPGA中，可配置邏輯塊(CLB)陣列耦合到可編程輸入/輸出塊(IOB)。CLB和IOB 通過(guò)可編程路由資源的層級(jí)而互連。圖8展示FPGA架構(gòu)800，其包含大量不同的可編程瓦片(programmabletile)，包 含多十億位收發(fā)器(MGT 801)、可配置邏輯塊(CLB 802)、隨機(jī)存取存儲(chǔ)器塊(BRAM 803)、 輸入/輸出塊(Ι0Β 804)、配置與計(jì)時(shí)邏輯器件(C0NFIG/CL0CK 805)、數(shù)字信號(hào)處理塊(DSP 806)、專用輸入/輸出塊(1/0807)(例如，配置端口和時(shí)鐘端口)，以及其它可編程邏輯器件 808，例如數(shù)字時(shí)鐘管理器、模/數(shù)轉(zhuǎn)換器、系統(tǒng)監(jiān)視邏輯器件等等。一些FPGA還包含專用 處理器塊(PR0C 810)。圖1到圖3以及圖5到圖6的有源解耦電路可在FPGA中實(shí)施，或耦 合到FPGA的電源電壓引腳和接地引腳，如上所述。在一些FPGA中，每一可編程瓦片(tile)包含可編程互連元件(INT 811)，其具有 去往和來(lái)自每一鄰近瓦片中的對(duì)應(yīng)互連元件的標(biāo)準(zhǔn)化連接。因此，聯(lián)系在一起的可編程互 連元件實(shí)施用于所說(shuō)明FPGA的可編程互連結(jié)構(gòu)?？删幊袒ミB元件(INT 811)還包含去往 和來(lái)自同一瓦片內(nèi)的可編程邏輯元件的連接，如圖8的頂部處所包含的實(shí)例所示。舉例來(lái)說(shuō)，CLB 802可包含可經(jīng)編程以實(shí)施用戶邏輯的可配置邏輯元件(CLE 812)，加上單個(gè)可編程互連元件(INT 811)。BRAM 803可包含BRAM邏輯元件(BRL 813)以 及一個(gè)或一個(gè)以上可編程互連元件。BRAM包括與配置邏輯塊的經(jīng)分布RAM分離的專用存儲(chǔ) 器。通常，瓦片中所包含的互連元件的數(shù)目取決于瓦片的高度。在圖示實(shí)施例中，BRAM瓦 片具有與四個(gè)CLB相同的高度，但也可使用其它數(shù)目(例如，五個(gè))。DSP瓦片806可包含 DSP邏輯元件(DSPL 814)以及適當(dāng)數(shù)目的可編程互連元件。IOB 804可包含(例如)輸入 /輸出邏輯元件(I0L 815)的兩個(gè)例子以及可編程互連元件(INT 811)的一個(gè)例子。在圖示實(shí)施例中，裸片中心附近的柱形區(qū)域(圖8中展示為陰影)用于配置、時(shí)鐘 和其它控制邏輯器件。從此柱體延伸的水平區(qū)域809用以在FPGA的廣度上分布時(shí)鐘和配 置信號(hào)。一些利用圖8中所說(shuō)明的架構(gòu)的FPGA包含額外的邏輯塊，其破壞構(gòu)成FPGA的一 大部分的規(guī)則柱形結(jié)構(gòu)。額外的邏輯塊可為可編程塊和/或?qū)Ｓ眠壿嬈骷Ｅe例來(lái)說(shuō)，圖 8中所示的處理器塊PROC 810跨越若干列CLB和BRAM。請(qǐng)注意，圖8既定僅說(shuō)明示范性FPGA架構(gòu)。列中的邏輯塊的數(shù)目、列的相對(duì)寬度、 列的數(shù)目和次序、列中所包含的邏輯塊的類型、邏輯塊的相對(duì)大小以及圖8的頂部處所包 含的互連/邏輯器件實(shí)施方案純粹是示范性的。舉例來(lái)說(shuō)，在實(shí)際的FPGA中，每當(dāng)CLB出 現(xiàn)時(shí)，就通常包含一個(gè)以上鄰近列的CLB，以促進(jìn)用戶邏輯器件的高效實(shí)施。雖然將FPGA詳 細(xì)展示為(例如)一種類型的可編程邏輯裝置，但本發(fā)明的電路和方法可實(shí)施于任何裝置 中，包含任何類型的具有可編程邏輯器件的集成電路。
現(xiàn)在參看圖9，流程圖展示根據(jù)本發(fā)明實(shí)施例的抑制噪聲的方法。明確地說(shuō)，在步 驟902處，將電源電壓提供到電路的第一端子。在步驟904處，將接地電壓提供到電路的第 二端子。在步驟906處，確定與時(shí)鐘信號(hào)的偏移周期以對(duì)噪聲進(jìn)行有源解耦。在步驟908 處，確定時(shí)鐘周期的預(yù)定部分以對(duì)噪聲進(jìn)行有源解耦。在步驟910處，通過(guò)在偏移周期之后 的預(yù)定周期期間將電路的第一端子分路到大于電源電壓的電壓，來(lái)使噪聲從電路的第一端 子有源解耦。在步驟912處，通過(guò)在偏移周期之后的預(yù)定周期期間將電路的第二端子分路 到小于接地的電壓，來(lái)使噪聲從電路的第二端子有源解耦。可使用如上所述的圖1到圖3 和圖5到圖6的電路中的任一個(gè)或任何其它合適電路來(lái)實(shí)施圖9的方法。 因此可了解，已描述一種用于抑制噪聲的新穎方法和電路。上文所描述的本發(fā)明 是用以抑制數(shù)字或模擬切換系統(tǒng)中的電源噪聲的新方法。上文所描述的有源解耦方法和電 路使用抑制由切換邏輯器件產(chǎn)生的瞬變電壓下垂和波紋的電路。所述電路在較寬的溫度、 電壓和頻率范圍內(nèi)提供固定的寄生電感和電阻。雖然以實(shí)例的形式展示上文所描述的電 路，但可用任何類型的用以避免電壓下垂或反跳的電路或裝置來(lái)實(shí)施所述電路和方法。所 屬領(lǐng)域的技術(shù)人員將了解，將見(jiàn)到許多并入所揭示的本發(fā)明中的替代方案和等效物存在。 因此，本發(fā)明不受上述實(shí)施例限制，而是僅受所附權(quán)利要求書(shū)限制。
權(quán)利要求
一種抑制電路中的噪聲的方法，所述方法包括將電源電壓提供到所述電路的第一端子；將接地電壓提供到所述電路的第二端子；以及將時(shí)鐘信號(hào)提供到所述電路；通過(guò)與所述時(shí)鐘信號(hào)同步地對(duì)噪聲進(jìn)行有源解耦來(lái)使噪聲從所述電路的所述第一端子和所述第二端子中的至少一個(gè)處有源解耦。
2.根據(jù)權(quán)利要求1所述的方法，其中對(duì)噪聲進(jìn)行有源解耦包括以下步驟中的至少一 個(gè)將所述電路的所述第一端子分路到大于所述電源電壓的電壓，或?qū)⑺鲭娐返乃龅?二端子分路到小于接地的電壓。
3.根據(jù)權(quán)利要求1所述的方法，其中對(duì)噪聲進(jìn)行有源解耦包括提供具有與所述時(shí)鐘信 號(hào)的偏移的脈沖，用于對(duì)噪聲進(jìn)行有源解耦。
4.根據(jù)權(quán)利要求1所述的方法，其中對(duì)噪聲進(jìn)行有源解耦包括在所述時(shí)鐘周期的預(yù)定 部分期間對(duì)噪聲進(jìn)行有源解耦。
5.根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包括將電容器充電到大于所述電源電壓的預(yù) 定電壓，其中對(duì)噪聲進(jìn)行有源解耦包括將所述第一端子分路到所述電容器。
6.一種用于抑制端子處的噪聲的電路，所述電路包括時(shí)鐘信號(hào)，其耦合到時(shí)鐘輸入；電源電壓，其耦合到第一端子；接地電壓，其耦合到第二端子；以及切換電路，其耦合到所述第一端子和所述第二端子中的至少一個(gè)，以通過(guò)與所述時(shí)鐘 信號(hào)同步地對(duì)噪聲進(jìn)行有源解耦來(lái)使噪聲從所述電路的所述第一端子和所述第二端子中 的至少一個(gè)處有源解耦。
7.根據(jù)權(quán)利要求6所述的電路，其中所述切換電路包括耦合在所述第一端子與大于所 述電源電壓的電壓之間的第一開(kāi)關(guān)。
8.根據(jù)權(quán)利要求7所述的電路，其中所述切換電路包括耦合在所述第一開(kāi)關(guān)與所述大 于所述電源電壓的電壓之間的節(jié)點(diǎn)處的第二開(kāi)關(guān)，以及耦合到所述節(jié)點(diǎn)的電容器，其中在使噪聲從所述第一端子解耦時(shí)，將所述第一端子分路到所述電容器。
9.根據(jù)權(quán)利要求7所述的電路，其中所述切換電路包括耦合在所述第二端子與小于接 地的電壓之間的第二開(kāi)關(guān)。
10.根據(jù)權(quán)利要求6所述的電路，其進(jìn)一步包括可編程脈沖產(chǎn)生器，所述可編程脈沖產(chǎn) 生器用于調(diào)節(jié)用于與所述時(shí)鐘信號(hào)同步地對(duì)噪聲進(jìn)行解耦的脈沖的相位和脈沖寬度。
全文摘要
本發(fā)明揭示一種抑制電路(302)中的噪聲的方法。所述方法包括將電源電壓(Vcc)提供到所述電路(302)的第一端子(312)；將接地電壓提供到所述電路的第二端子(314)；將時(shí)鐘信號(hào)提供到所述電路；以及通過(guò)與所述時(shí)鐘信號(hào)同步地對(duì)噪聲進(jìn)行有源解耦來(lái)使噪聲從所述電路(302)的所述第一端子(312)和所述第二端子(314)中的至少一個(gè)處有源解耦。還揭示一種用于抑制電路(302)中的噪聲的電路。
文檔編號(hào)H03K17/16GK101821949SQ200880024510
公開(kāi)日2010年9月1日 申請(qǐng)日期2008年7月18日 優(yōu)先權(quán)日2007年7月19日
發(fā)明者安東尼·T.·道 申請(qǐng)人:吉林克斯公司