專利名稱：手持設備中非標準電平接口與邏輯器件的連接方法及裝置的制作方法
技術領域：
本發(fā)明涉及一種接口的連接方法及裝置，尤其是一種手持設備中 非標準電平接口與邏輯器件的連接方法及裝置。
背景技術：
隨著個人手持設備功能的擴展以及芯片行業(yè)的發(fā)展，目前，手持 設備設計中可實現(xiàn)的功能越來越多，設計中使用的技術也越來越靈活。 隨著電子行業(yè)的發(fā)展，手持設備將會集成數(shù)十種功能，在其內部硬件電3各的i殳i十上,主要通過CPLD ( Complex programmable logic device, 復雜可編程邏輯器件)或者FPGA (Field-programmable gate array, 現(xiàn)場可編程門陣列)等邏輯器件實現(xiàn)功能的擴展并提升設計的靈活性。 目前，CPLD、 FPGA等邏輯器件^是供2個、4個或8個10 ( Input Output,輸入輸出)BANK(分區(qū))，每個BANK所支持的標準電平包括 1.5V ( LVCMOS ( Low voltage Complementry Meatal Oxide Semiconductor,低電壓互補金屬氧化物半導體電平)、1. 8V ( LVTTL(Low votage Transistor-Transistor Logic, 低電壓三極管-三極 管邏輯電路電平)/LVCMOS ) 、 2. 5V ( LVTTL/LVCMOS ) 、 3. 3V(LVTTL/LVCMOS )以及5V ( TTL )。手持設備各個基帶電路的電源分區(qū) 通常包括3. 0V、 2.8V、 1. 8V、 1.5V幾種，其中包含了非標準電平。參 照圖1,當基帶電路的標準電平接口，如1.8V接口由于IO擴展或者其他原因需要接到CPLD/FPGA時，直接接到CPLD/FPGA上1. 8V BANK 即可；當基帶電路的非標準電平接口，如2. 8V接口由于IO擴展或者 其他原因需要接到CPLD/FPGA時，CPLD/FPGA上臨近2. 8V的2. 5V及 3. 3V BANK均可用，目前的做法是直接將2. 8V的芯片管腳接在2. 5V BANK的管腳上。然而，目前的做法中，不同的管腳供電造成了管腳內 部Drain (漏極)向Gate (門極)的漏電流，這個漏電流的存在，會嚴 重影響CPLD、 FPGA等邏輯器件的壽命，并增加邏輯器件的功耗，從而 影響邏輯期間在對功耗要求比較高的手持設備中的應用。發(fā)明內容本發(fā)明要解決的技術問題是提供一種手持設備中非標準電平接口 與邏輯器件的連接方法及裝置，有效地避免了手持設備中非標準電平 接口連接到邏輯器件臨近BANK上產生的漏電流。本發(fā)明解決其技術問題所采用的技術方案是一種手持設備中非標準電平接口與邏輯器件的連接方法，包括以 下步驟a、 將非標準電平接口劃分為輸入功能的非標準電平接口及輸出功 能的非標準電平接口；b、 設置邏輯器件的第一標準電平BANK及第二標準電平BANK,所 述第一標準電平為所述邏輯器件支持的高于所述非標準電平的最低標 準電平，所述第二標準電平為所述邏輯器件支持的低于所述非標準電 平的最高標準電平；c、 將所述輸入功能的非標準電平接口連接到所述第一標準電平 BANK,將所述輸出功能的非標準電平接口連接到所述第二標準電平BANK。上述方案中，所述步驟b中，具體通過以下步驟實現(xiàn)所述第一標 準電平BANK及第二標準電平BANK的i殳置bl、判斷所述第一標準電平BANK是否已設置，若還未設置，則設 置所述第一標準電平BANK,否則，進入下一步；b2、判斷所述第二標準電平BANK是否已設置，若還未設置，則設 置所述第二標準電平BANK,否則，結束本流程。上述方案中，所述邏輯器件提供的BANK為2個、4個或8個。上述方案中，所述邏輯器件支持的標準電平包括1. 5V、 2. 5V、 3. 3V 及5V。上述方案中，所述非標準電平包括2. 8V及3. 0V。上述方案中，所述邏輯器件包括CPLD及FPGA。一種手持設備中非標準電平接口與邏輯器件的連接裝置，包括非標準電平接口劃分模塊，用于將非標準電平接口劃分為輸入功 能的非標準電平接口及輸出功能的非標準電平接口；邏輯器件分區(qū)設置模塊，用于設置邏輯器件的第一標準電平BANK 及第二標準電平BANK,所述第一標準電平為所述邏輯器件支持的高于 所述非標準電平的最低標準電平，所述第二標準電平為所述邏輯器件 支持的低于所述非標準電平的最高標準電平；接口連接模塊，用于根據(jù)所述非標準電平接口劃分模塊的劃分結 果及所述邏輯器件分區(qū)設置模塊的設置結果，將所述輸入功能的非標 準電平接口連接到所述第一標準電平BANK,將所述輸出功能的非標準 電平接口連接到所述第二標準電平BANK。本發(fā)明的有益效果主要表現(xiàn)在本發(fā)明提供的連接裝置有效實現(xiàn)了本發(fā)明提供的連接方法，即根據(jù)手持設備基帶電路的非標準電平接 口輸入/輸出功能的不同，將輸入功能的非標準電平接口連接到邏輯器件高于非標準電平的最低標準電平的BANK上，將輸出功能的非標準電 平接口連接到邏輯器件低于非標準電平的最高標準電平的BANK上，從 而使得各個端管腳內部的VGate 〉VDrain,有效地避免了漏電流的產 生。


圖1為目前標準及非標準電平接口與CPLD/FPGA的連接示意圖； 圖2為本發(fā)明手持設備中非標準電平接口與邏輯器件的連接流程圖；圖3為本發(fā)明非標準電平接口與CPLD/FPGA的連接示意圖； 圖4為本發(fā)明2. 8V接口與CPLD/FPGA的連4妄示意圖； 圖5為本發(fā)明手持設備中非標準電平接口與邏輯器件的連接裝置 的結構示意圖。
具體實施方式
圖1已在背景技術中加以描述，此處不再贅述。下面結合其它附 圖對本發(fā)明作進一步的描述。參照圖2， 一種手持設備中非標準電平接口與CPLD/FPGA等邏輯 器件的連接方法，包括以下步驟，其中，手持設備基帶電路的非標準 電平為2. 8V或3. 0V:S201:將非標準電平接口劃分為輸入功能的非標準電平接口及輸 出功能的非標準電平接口；S202:設置邏輯器件的第一標準電平BANK及第二標準電平BANK, 所述第一標準電平為所述邏輯器件支持的高于所述非標準電平的最低 標準電平，所述第二標準電平為所述邏輯器件支持的低于所述非標準 電平的最高標準電平，其中，邏輯器件提供的BANK可以為2個、4個 或8個，其支持的標準電平包括1.5V、 2. 5V、 3. 3V及5V;本步驟中，具體按照以下方式設置BANK:1、 判斷第一標準電平BANK是否已設置，若還未設置，則設置第 一標準電平BANK,否則，進入下一步；2、 判斷第二標準電平BANK是否已設置，若還未設置，則設置第 二標準電平BANK,否則，結束S202，進入S203;S203:將輸入功能的非標準電平接口連接到第一標準電平BANK, 將輸出功能的非標準電平接口連接到第二標準電平BANK。通過上述流程，可以實現(xiàn)一個非標準電平接口與邏輯器件的連接， 若該非標準電平接口與邏輯器件連接后，還存在其它的非標準電平接 口需要與邏輯器件連接，則回到S201重新執(zhí)行上述流程，即N個非標 準電平接口需要連接的情況下，需要有N+l個可供選擇的標準電平 BANK。圖3所示為兩個非標準電平接口與CPLD/FPGA的連接。圖3中 各電平的關系如下標準電平一〈非標準電平一〈標準電平二，標準電 平二〈非標準電平二〈標準電平三；因此，輸出功能的非標準電平一接 口連接到BANK31，輸入功能的非標準電平一接口連接到BANK32，輸出 功能的非標準電平二接口連接到BANK32,輸入功能的非標準電平二接 口連接到BANK33。圖4為2. 8V接口與CPLD/FPGA的連接示意圖。CPLD/FPGA支持的 標準電壓中，高于2. 8V的最低標準電壓為3. 3V,低于2. 8V的最高標準電壓為2.5V，故將輸出功能的2. 8V接口連接到2. 5VBANK41,將輸 入功能的2. 8V接口連接到3. 3V BANK42。這樣既實現(xiàn)了 2. 8V接口的 IO擴展，也避免了漏電流的產生。本發(fā)明的連接方法可以通過圖5所示的手持設備中非標準電平接 口與邏輯器件的連接裝置實現(xiàn)，該連接裝置包括非標準電平接口劃分模塊51,用于將非標準電平接口劃分為輸入 功能的非標準電平接口及輸出功能的非標準電平接口 ；邏輯器件分區(qū)設置模塊52,用于設置邏輯器件的第一標準電平 BANK及第二標準電平BANK;接口連接模塊53,用于根據(jù)非標準電平接口劃分模塊51的劃分 結果及邏輯器件分區(qū)設置模塊52的設置結果，將輸入功能的非標準電 平接口連接到第一標準電平BANK，將輸出功能的非標準電平接口連接 到第二標準電平BANK。以上所述僅為本發(fā)明的實施例而已，并不用于限制本發(fā)明，對于 本領域的技術人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明 的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含 在本發(fā)明的權利要求范圍之內。
權利要求
1、一種手持設備中非標準電平接口與邏輯器件的連接方法，其特征在于，包括以下步驟a、將非標準電平接口劃分為輸入功能的非標準電平接口及輸出功能的非標準電平接口；b、設置邏輯器件的第一標準電平分區(qū)及第二標準電平分區(qū)，所述第一標準電平為所述邏輯器件支持的高于所述非標準電平的最低標準電平，所述第二標準電平為所述邏輯器件支持的低于所述非標準電平的最高標準電平；c、將所述輸入功能的非標準電平接口連接到所述第一標準電平分區(qū)，將所述輸出功能的非標準電平接口連接到所述第二標準電平分區(qū)。
2、 如權利要求1所述的手持設備中非標準電平接口與邏輯器件的 連接方法，其特征在于，所述步驟b中，具體通過以下步驟實現(xiàn)所述 第一標準電平分區(qū)及第二標準電平分區(qū)的設置M、判斷所述第一標準電平分區(qū)是否已設置，若還未設置，則設 置所述第一標準電平分區(qū)，否則，進入下一步；b2、判斷所述第二標準電平分區(qū)是否已設置，若還未設置，則設 置所述第二標準電平分區(qū)，否則，結束本流程。
3、 如權利要求1或2所述的手持設備中非標準電平接口與邏輯器 件的連接方法，其特征在于所述邏輯器件提供的分區(qū)為2個、4個 或8個。
4、 如權利要求1或2所述的手持設備中非標準電平接口與邏輯器 件的連接方法，其特征在于所述邏輯器件支持的標準電平包括1.5V、 2.5V、 3.3V及5V。
5、 如權利要求1或2所述的手持設備中非標準電平接口與邏輯器 件的連接方法，其特征在于所述非標準電平包括2.8V及3.0V。
6、 如權利要求1或2所述的手持設備中非標準電平接口與邏輯器 件的連接方法，其特征在于所述邏輯器件包括復雜可編程邏輯器件 及現(xiàn)場可編程門陣列。
7、 一種手持設備中非標準電平接口與邏輯器件的連接裝置，其特征在于，包括非標準電平接口劃分模塊，用于將非標準電平接口劃分為輸入功 能的非標準電平接口及輸出功能的非標準電平接口 ；邏輯器件分區(qū)設置模塊，用于設置邏輯器件的第一標準電平分區(qū) 及第二標準電平分區(qū)，所述第 一標準電平為所述邏輯器件支持的高于 所述非標準電平的最低標準電平，所述第二標準電平為所述邏輯器件 支持的低于所述非標準電平的最高標準電平；接口連接模塊，用于根據(jù)所述非標準電平接口劃分模塊的劃分結 果及所述邏輯器件分區(qū)設置模塊的設置結果，將所述輸入功能的非標 準電平接口連接到所述第一標準電平分區(qū)，將所述輸出功能的非標準 電平接口連接到所述第二標準電平分區(qū)。
全文摘要
本發(fā)明公開了一種手持設備中非標準電平接口與邏輯器件的連接方法及裝置，所述連接方法包括以下步驟a.將非標準電平接口劃分為輸入功能的非標準電平接口及輸出功能的非標準電平接口；b.設置邏輯器件的第一標準電平BANK及第二標準電平BANK，所述第一標準電平為所述邏輯器件支持的高于所述非標準電平的最低標準電平，所述第二標準電平為所述邏輯器件支持的低于所述非標準電平的最高標準電平；c.將所述輸入功能的非標準電平接口連接到所述第一標準電平BANK，將所述輸出功能的非標準電平接口連接到所述第二標準電平BANK。本發(fā)明所述技術方案有效地避免了手持設備中非標準電平接口連接到邏輯器件臨近分區(qū)上產生的漏電流。
文檔編號H03K19/0175GK101335955SQ200810142229
公開日2008年12月31日 申請日期2008年8月4日 優(yōu)先權日2008年8月4日
發(fā)明者許正杰 申請人:中興通訊股份有限公司