專利名稱：采用兩相不均衡時鐘方案的乘法數(shù)字模擬轉(zhuǎn)換電路及應(yīng)用的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字信號處理技術(shù)領(lǐng)域，尤其涉及一種采用兩相不均衡時鐘方案運放共享的乘法數(shù)字模擬轉(zhuǎn)換電路(Multiplying Digital to Analog Circuit, MDAC)，以及應(yīng)用該MDAC電路的低功耗的流水線模數(shù)轉(zhuǎn)換器 (Analog to Digital Circuit, ADC)。
背景技術(shù)：
目前，隨著數(shù)字信號處理技術(shù)在通信領(lǐng)域的廣泛應(yīng)用，高速調(diào)制解調(diào) 器、寬帶有線與無線通訊系統(tǒng)對中等精度、高速模數(shù)轉(zhuǎn)換器的需求越來越 大。在各種結(jié)構(gòu)的ADC中，流水線ADC以其在速度、功耗和面積方面特 有的折中優(yōu)勢而被廣泛采用。如圖1所示，圖1為傳統(tǒng)的流水線ADC的結(jié)構(gòu)示意圖。它由前端采 樣保持電路、若千個子級(STAGE1、 STAGE2、……、STAGE k-l、FLASH)、 延時同步寄存器陣列和數(shù)字糾錯模塊組成。在圖1中，除前端S/H電路和 最后一級的低位快閃式ADC(艮卩FLASH)外，其余各級(STAGE 1、 STAGE 2、……、STAGE k-1)均包含S/H電路、子數(shù)模轉(zhuǎn)換器(SubDAC)、子 模數(shù)轉(zhuǎn)換器(SubADC)、減法器和余差放大器。如圖2所示，圖2為傳統(tǒng) 的流水線ADC結(jié)構(gòu)中各子級的結(jié)構(gòu)示意圖。在圖2中，phi和ph2是兩相不交疊時鐘，奇數(shù)級用phi來控制采樣， 偶數(shù)級和前端S/H電路用ph2來控制采樣，即相鄰兩級的控制時鐘相是相 反的。 一般將圖2所示子級中的S/H電路、子數(shù)模轉(zhuǎn)換器、減法器和余差 放大器合為MDAC。流水線ADC是在兩相不交疊時鐘控制下，使流水線ADC中的前端 S/H電路和各流水線子級在采樣相和放大相之間交替工作來完成轉(zhuǎn)換的。 輸入信號首先由前端S/H電路進行采樣，在保持階段，所保持的信號由 STAGE1中的子模數(shù)轉(zhuǎn)換器處理，產(chǎn)生Brfr,位數(shù)字碼，該數(shù)字碼被送入延時同步寄存器陣列的同時送入STAGE1中的子數(shù)模轉(zhuǎn)換器重新轉(zhuǎn)換為模擬信號，并在減法器中與原始的輸入信號相減，相減的結(jié)果被稱為余差，這個余差信號在余差放大器中乘以2fl，再被送入STAGE2進行處理，該 過程重復(fù)一直到STAGE k-l級，最后一級僅進行模數(shù)轉(zhuǎn)換，產(chǎn)生Bk位數(shù) 字碼送入延時同步寄存器陣列，不進行余差放大。各級所產(chǎn)生的數(shù)字碼經(jīng) 過延時同步寄存器陣列進行延時對準，然后經(jīng)數(shù)字糾錯模塊進行糾錯處理 后輸出最終的數(shù)字碼。高速高精度流水線ADC需要高速高精度的余差放大器，這對進行余 差放大的運放提出了較高的要求，而對運放的精度和速度要求越高，運放 的功耗越大，因此在運放功耗一定的條件下，減少運算放大器的個數(shù)對于 減小整個ADC的功耗是非常有效的。圖3為傳統(tǒng)的1.5比特/級運放共享MDAC電路的結(jié)構(gòu)示意圖，包括 第一級MDAC和第二級MDAC。圖4為傳統(tǒng)的1.5比特/級運放共享MDAC 電路的時鐘方案，phl和ph2為兩相不交疊時鐘，phl和ph2的高電平時 間基本相等，時鐘信號phle和ph2e表示分別比phl和ph2下降沿稍微提、'-刖。在圖3中，Csl和Cs2為第一級MDAC的采樣電容，Cfl和Cf2為第 一級MDAC的反饋電容；Cs3和Cs3為第二級MDAC的采樣電容，Cf3 和Cf4為第二級MDAC的反饋電容。在phl相，第一級MDAC進行采樣， Csl、 Cfl的上極板接共模，底極板接輸入信號inl， Cs2、 Cf2的上極板接 共模，底極板接輸入信號in2;同時，第二級MDAC在進行余差放大，Cs3 和Cs4的上極板接運放差分輸入端，底極板接第二級子數(shù)模轉(zhuǎn)換器(DAC) 的輸出，Cfi和Cf4的上極板接運放差分輸入端，底極板接差分輸出outl 和out2。在ph2相，第一級MDAC進行余差放大，Csl、 Cfl的上極板接 運放差分輸入端，底極板接第一級子數(shù)模轉(zhuǎn)換器(DAC)的輸出，Cs2、 Cf2的接運放差分輸入端，底極板接差分輸出outl和out2;同時，第二級 MDAC進行采樣，Cs3和Cfi的上極板接共模，底極板接第一級MDAC 的輸出outl， Cs4和Cf4的上極板接共模，底極板接第一級MDAC的輸出 ou仏可以看到，第一級MDAC進行余差放大時，第二級MDAC的采樣電容和反饋電容是第一級MDAC的負載，同理，第三級MDAC的采樣電容 和反饋電容是第二級MDAC的負載。由于精度要求的不同，電容可以逐 級進行遞減。第二級MDAC的采樣電容和反饋電容要比第一級的采樣電 容和反饋電容小，而第二級MDAC的負載也比第一級MDAC的負載小。 在運放共用電路中，兩級MDAC電路用同一個運放，由于第一級MDAC 的反饋電容和負載電容較大，所以共用的運放必須要滿足第一級MDAC 的建立，這樣，在第二級MDAC進行建立時，運放建立的裕度比較大， 而第二級對建立精度的要求比第一級低，采用圖4所示時鐘方案，由于兩 相時間基本相等，所以在第二級的建立相功耗會有一定的浪費。發(fā)明內(nèi)容(一) 要解決的技術(shù)問題有鑒于此，本發(fā)明的一個目的在于提供一種兩相不均衡的MDAC電 路，以充分利用運放在每一相的功耗，降低功耗的浪費。本發(fā)明的另一個目的在于提供一種低功耗的流水線模數(shù)轉(zhuǎn)換器，以將 上述兩相不均衡的MDAC電路應(yīng)用到流水線模數(shù)轉(zhuǎn)換器中。(二) 技術(shù)方案為達到上述一個目的，本發(fā)明提供了一種采用兩相不均衡時鐘方案運 放共享的乘法數(shù)字模擬轉(zhuǎn)換電路，該電路包括第一級乘法數(shù)字模擬轉(zhuǎn)換MDAC電路，用于對接收自外部的差分信 號inl和in2進行余差放大，將得到的差分信號outl一l和out2—1輸出給第 二級MDAC;第二級MDAC電路，用于對接收自第一級MDAC的差分信號outl—1 和out2_l進行余差放大，并在另外一個時鐘相將得到的差分信號在同一對 差分節(jié)點outl和out2輸出；所述第一級MDAC電路和第二級MDAC電路采用相同的有效位數(shù)和 冗余位數(shù)；第二級MDAC電路中采樣電容小于第一級MDAC電路中采樣 電容，第二級MDAC電路中反饋電容小于第一級MDAC電路中反饋電容; 第一級MDAC電路的余差放大相時間大于第二級MDAC電路的余差放大相時間。上述方案中，所述第一級MDAC電路包括第一差分開關(guān)電容單元(2)和運放(1)，用于共同實現(xiàn)差分信號inl和in2的釆樣和余差放大； 所述第二級MDAC電路包括第二開關(guān)電容單元(3)、第三開關(guān)電容單 元(4)和運放(1)，用于共同實現(xiàn)差分信號out1—l和out2一l的采樣和余差放大。上述方案中，在phs相，第一級MDAC電路進行采樣，電容Csl、 Cfl的上極板接共模，底極板接輸入inl，電容Cs2、 Cf2的上極板接共模， 底極板接輸入in2;第二級MDAC進行余差放大，電容Cf3的上極板接運 放的輸入端opinl，底極板接運放的輸出端outl，電容Cs3的上極板接運 放的輸入端opinl，底極板分別接本級數(shù)模轉(zhuǎn)換器的輸出端DAC2 outl， 電容Cf4的上極板接運放的輸入端opin2，底極板接運放的輸出端out2， 電容Cs4的上極板接運放的輸入端opin2，底極板接本級數(shù)模轉(zhuǎn)換器的輸 出端DAC2out2;在phl相，第一級MDAC電路進行余差放大，電容Cfl 的上極板接運放的輸入端opinl，底極板接運放的輸出端outl，電容Csl 的上極板接共模，底極板接本級數(shù)模轉(zhuǎn)換器的輸出端DAC1 outl，電容CG 的上極板接運放的輸入端opin2，底極板接運放的輸出端out2，電容Cs2 的上極板接共模，底極板接本級數(shù)模轉(zhuǎn)換器的輸出端DAClout2;第二級 MDAC進行采樣，電容Cf3、 Cs3的上極板接運放的輸入端opinl，底極板 接運放的輸出端outl，電容Cf4、 Cs4的上極板接運放的輸入端opin2，底 極板接運放的輸出端out2。為達到上述另一個目的，本發(fā)明提供了一種應(yīng)用兩相不均衡時鐘方案 運放共享MDAC電路的流水線模數(shù)轉(zhuǎn)換器，該流水線模數(shù)轉(zhuǎn)換器ADC包 括流水子級，用于對接收自ADC輸入端的Vin信號或上一級流水子級 的模擬信號進行模數(shù)轉(zhuǎn)換和余差放大，將得到的數(shù)字信號輸出給延時同步 寄存器陣列，模擬信號輸出給下一級流水子級；延時同步寄存器陣列，用于對接收自各流水子級的數(shù)字信號進行延時 對準，將得到的數(shù)字輸出給數(shù)字糾錯模塊；數(shù)字糾錯模塊，用于對接收自延時同步寄存器陣列的數(shù)字信號進行移位相加，得到ADC的數(shù)字輸出。上述方案中，所述流水子級的個數(shù)為9個，分別為STAGEl、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE8和FLASH; 其中，輸入信號首先由STAGEl進行采樣，并由STAGEl中的子模數(shù)轉(zhuǎn)換 器處理，產(chǎn)生2位數(shù)字碼，該數(shù)字碼被送入延時同步寄存器序列的同時送 入STAGEl的MDAC電路產(chǎn)生放大的余差信號送入STAGE2進行處理， 該過程重復(fù)一直到第8級，最后一級僅進行模數(shù)轉(zhuǎn)換，產(chǎn)生2位數(shù)字碼送 入延時同步寄存器序列，不進行余差放大。各級所產(chǎn)生的所有18位數(shù)字 碼經(jīng)過延時同步寄存器序列進行延時對準，然后經(jīng)數(shù)字糾錯模塊進行處理 輸出最終的IO位數(shù)字碼。上述方案中，所述第一級流水子級STAGE1，用于對接收自ADC輸 入端的Vin信號進行模數(shù)轉(zhuǎn)換和余差放大，將得到的數(shù)字輸出給延時同步 寄存器陣列，模擬輸出給第二級流水子級STAGE2;所述流水子級 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE8 和FLASH,用于對接收自上一級的模擬信號進行模數(shù)轉(zhuǎn)換和余差放大， 將得到的數(shù)字輸出給延時同步寄存器陣列，模擬輸出給下一級流水子級。上述方案中，所述流水子級STAGE1、 STAGE2、 、 STAGE 8均包含一個子模數(shù)轉(zhuǎn)換器和一個MDAC電路，每級輸出2位，l位有效，冗 余位用來進行數(shù)字糾錯；所述最后一級FLASH是2比特閃存flash結(jié)構(gòu)的 ADC，輸出2位有效。上述方案中，該流水線ADC包含4個運放，其中，STAGEl和STAGE2 共用一個運放，STAGE3和STAGE4共用一個運放，STAGE5和STAGE6 共用一個運放，STAGE7和STAGE8共用一個運放。(三)有益效果 從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果 利用本發(fā)明，由于第一級MDAC的余差放大相時間增加，故在相同 的采樣率下，應(yīng)用比傳統(tǒng)運放共享MDAC電路所用運放單位增益帶寬更 小的運放即可達到相同的建立要求，降低了對運放的要求，從而降低了功 耗。雖然第二級MDAC的余差放大相時間減小，但第二級MDAC在余差放大時運放的等效負載電容比較小，在與第一級MDAC有相同的有效位數(shù)和冗余位數(shù)時，第二級MDAC進行余差放大時單位增益帶寬比較大， 且第二級對建立精度的要求比第一級低，所以通過采用新型時鐘方案，平 衡了兩級對運放的建立要求，在第二級MDAC進行余差放大時充分利用 了運放的功耗。


圖1為傳統(tǒng)的流水線ADC的結(jié)構(gòu)示意圖； 圖2為傳統(tǒng)的流水線ADC結(jié)構(gòu)中各子級的結(jié)構(gòu)示意圖； 圖3為傳統(tǒng)的運放共享MDAC電路的結(jié)構(gòu)示意圖； 圖4為傳統(tǒng)的運放共享MDAC電路的時鐘方案。 圖5為本發(fā)明提供的兩相不均衡時鐘方案運放共享MDAC電路的結(jié) 構(gòu)示意圖；圖6是圖5所用的時鐘方案；圖7為本發(fā)明提供的應(yīng)用兩相不均衡時鐘方案運放共享MDAC電路 的流水線ADC的結(jié)構(gòu)示意圖。
具體實施方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，以下結(jié)合具體實 施例，并參照附圖，對本發(fā)明進一步詳細說明。如圖5所示，圖5為本發(fā)明提供的兩相不均衡時鐘方案運放共享 MDAC電路的結(jié)構(gòu)示意圖。該運放共享MDAC包括第一級MDAC電路和 第二級MDAC電路。其中，第一級MDAC電路用于對接收自外部的差分 信號inl和in2進行余差放大，將得到的差分信號outl_l和out2—1輸出給 第二級MDAC。第二級MDAC電路用于對接收自第一級MDAC的差分信 號outl—1和out2一l進行余差放大，并在另外一個時鐘相將得到的差分信 號在同一對差分節(jié)點outl禾B out2輸出。第一級MDAC電路和第二級 MDAC電路采用相同的有效位數(shù)和冗余位數(shù)。第二級MDAC電路中采樣 電容小于第一級MDAC電路中采樣電容，第二級MDAC電路中反饋電容 小于第一級MDAC電路中反饋電容。第一級MDAC電路的余差放大相時間大于第二級MDAC電路的余差放大相時間。圖6是圖5所用的時鐘方案，其中，phs、 phl表示兩相不交疊時鐘， phse、 phle表示分別比phs、 phl的下降沿稍微提前，且phs的高電平時間 小于phl的高電平時間。圖5中，開關(guān)上面的所標的時鐘信號表示在時鐘 信號為高時開關(guān)閉合。Csl和Cs2為第一級MDAC的采樣電容，Cfl和 Cf2為第一級MDAC的反饋電容；Cs3、Cs4為第二級MDAC的采樣電容， Cf3和Cf4為第二級MDAC的反饋電容。如圖5所示，opinl和opin2分別表示運放的兩個輸入端。在phs相， 第一級MDAC進行采樣，電容Csl、 Cfl的上極板接共模，底極板接輸入 inl，電容Cs2、 Cf2的上極板接共模，底極板接輸入in2;第二級MDAC 進行余差放大，電容Cf3的上極板接運放的輸入端opinl，底極板接運放 的輸出端outl，電容Cs3的上極板接運放的輸入端叩inl，底極板分別接 本級數(shù)模轉(zhuǎn)換器的輸出端DAC2 outl，電容Cf4的上極板接運放的輸入端 opin2，底極板接運放的輸出端out2，電容Cs4的上極板接運放的輸入端 opin2，底極板接本級數(shù)模轉(zhuǎn)換器的輸出端DAC2 out2。在phl相，第一級MDAC進行余差放大，電容Cfl的上極板接運放的 輸入端opinl，底極板接運放的輸出端outl，電容Csl的上極板接共模， 底極板接本級數(shù)模轉(zhuǎn)換器的輸出端DAC1 outl，電容Cf2的上極板接運放 的輸入端opin2，底極板接運放的輸出端out2，電容Cs2的上極板接共模， 底極板接本級數(shù)模轉(zhuǎn)換器的輸出端DAC1 out2;第二級MDAC進行采樣， 電容Cf3、 Cs3的上極板接運放的輸入端opinl，底極板接運放的輸出端 outl，電容Cf4、 Cs4的上極板接運放的輸入端opin2,底極板接運放的輸 出端out2 。基于上述本發(fā)明提供的采用兩相不均衡時鐘方案運放共享MDAC電 路，本發(fā)明還提供了一種應(yīng)用兩相不均衡時鐘方案運放共享MDAC電路 的流水線ADC，該流水線ADC包括流水子級、延時同步寄存器陣列和數(shù) 字糾錯模塊。其中，流水子級用于對接收自ADC輸入端的Vin信號或上一級流水 子級的模擬信號進行模數(shù)轉(zhuǎn)換和余差放大，將得到的數(shù)字信號輸出給延時 同步寄存器陣列，模擬信號輸出給下一級流水子級。流水子級中第一級流水子級用于對接收自ADC輸入端的Vin信號進行模數(shù)轉(zhuǎn)換和余差放大，
將得到的數(shù)字輸出給延時同步寄存器陣列，模擬輸出給第二級流水子級； 其它流水子級用于對接收上一級流水子級的模擬信號進行模數(shù)轉(zhuǎn)換和余 差放大，將得到的數(shù)字輸出給延時同步寄存器陣列，模擬輸出給下一級流 水子級。延時同步寄存器陣列用于對接收自各流水子級的數(shù)字信號進行延 時對準，將得到的數(shù)字輸出給數(shù)字糾錯模塊。數(shù)字糾錯模塊用于對接收自
延時同步寄存器陣列的數(shù)字信號進行移位相加，得到ADC的數(shù)字輸出。
如圖7所示，圖7為本發(fā)明提供的應(yīng)用兩相不均衡時鐘方案運放共享 MDAC電路的流水線ADC的結(jié)構(gòu)示意圖。該流水線ADC是一個10位流 7K線ADC，由9個流水子級(即STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE8和FLASH)、延時同步寄存器陣 列和數(shù)字糾錯模塊組成。
在圖7中，phs和phl控制各流水子級，phs和phl的時序關(guān)系如圖6 所示。奇數(shù)級STAGE1、 STAGE3、 STAGE5、 STAGE7和FLASH在phs 進行采樣，偶數(shù)級STAGE2、 STAGE4、 STAGE6和STAGE8在phl進行采 樣。STAGE1、 STAGE2、 、 STAGE 8均包含一個子模數(shù)轉(zhuǎn)換器和一
個MDAC電路，每級輸出2位，l位有效，冗余位用來進行數(shù)字糾錯。最 后一級(FLASH)是2比特flash結(jié)構(gòu)的ADC，輸出2位有效。
該流水線ADC包含4個運放，其中，STAGE1和STAGE2共用一個 運放，STAGE3和STAGE4共用一個運放，STAGE5和STAGE6共用一個 運放，STAGE7和STAGE8共用一個運放。
輸入信號首先由STAGE1進行采樣，并由STAGE1中的子模數(shù)轉(zhuǎn)換器 處理，產(chǎn)生2位數(shù)字碼，該數(shù)字碼被送入延時同步寄存器序列的同時送入 STAGE1的MDAC電路產(chǎn)生放大的余差信號送入STAGE2進行處理，該 過程重復(fù)一直到第8級，最后一級僅進行模數(shù)轉(zhuǎn)換，產(chǎn)生2位數(shù)字碼送入 延時同步寄存器序列，不進行余差放大。各級所產(chǎn)生的所有18位數(shù)字碼 經(jīng)過延時同步寄存器序列進行延時對準，然后經(jīng)數(shù)字糾錯模塊進行處理輸 出最終的IO位數(shù)字碼。
以上所述的具體實施例，對本發(fā)明的目的、技術(shù)方案和有益效果進行 了進一步詳細說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實施例而己，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修 改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1、一種采用兩相不均衡時鐘方案運放共享的乘法數(shù)字模擬轉(zhuǎn)換電路，其特征在于，該電路包括第一級乘法數(shù)字模擬轉(zhuǎn)換MDAC電路，用于對接收自外部的差分信號in1和in2進行余差放大，將得到的差分信號out1_1和out2_1輸出給第二級MDAC；第二級MDAC電路，用于對接收自第一級MDAC的差分信號out1_1和out2_1進行余差放大，并在另外一個時鐘相將得到的差分信號在同一對差分節(jié)點out1和out2輸出；所述第一級MDAC電路和第二級MDAC電路采用相同的有效位數(shù)和冗余位數(shù)；第二級MDAC電路中采樣電容小于第一級MDAC電路中采樣電容，第二級MDAC電路中反饋電容小于第一級MDAC電路中反饋電容；第一級MDAC電路的余差放大相時間大于第二級MDAC電路的余差放大相時間。
2、 根據(jù)權(quán)利要求1所述的采用兩相不均衡時鐘方案運放共享的乘法 數(shù)字模擬轉(zhuǎn)換電路，其特征在于，所述第一級MDAC電路包括第一差分開關(guān)電容單元(2)和運放(1)， 用于共同實現(xiàn)差分信號inl和in2的采樣和余差放大；所述第二級MDAC電路包括第二開關(guān)電容單元(3)、第三開關(guān)電 容單元(4)和運放(1)，用于共同實現(xiàn)差分信號outl一l和out2—1的采樣 和余差放大。
3、 根據(jù)權(quán)利要求1所述的采用兩相不均衡時鐘方案運放共享的乘法 數(shù)字模擬轉(zhuǎn)換電路，其特征在于，在phs相，第一級MDAC電路進行采樣，電容Csl、 Cfl的上極板接 共模，底極板接輸入inl，電容Cs2、 Cf2的上極板接共模，底極板接輸入 in2;第二級MDAC迸行余差放大，電容Cf3的上極板接運放的輸入端 opinl，底極板接運放的輸出端outl，電容Cs3的上極板接運放的輸入端 叩inl，底極板分別接本級數(shù)模轉(zhuǎn)換器的輸出端DAC2outl，電容Cf4的上 極板接運放的輸入端opin2，底極板接運放的輸出端out2，電容Cs4的上極板接運放的輸入端opin2，底極板接本級數(shù)模轉(zhuǎn)換器的輸出端DAC2OUt2;在phl相，第一級MDAC電路進行余差放大，電容Cfl的上極板接運 放的輸入端opinl,底極板接運放的輸出端outl，電容Csl的上極板接共 模，底極板接本級數(shù)模轉(zhuǎn)換器的輸出端DAClcmtl，電容CG的上極板接 運放的輸入端opin2，底極板接運放的輸出端out2，電容Cs2的上極板接 共模，底極板接本級數(shù)模轉(zhuǎn)換器的輸出端DAC1 cmt2;第二級MDAC進 行采樣，電容Cf3、 Cs3的上極板接運放的輸入端opinl，底極板接運放的 輸出端outl，電容Cf4、 Cs4的上極板接運放的輸入端opin2，底極板接運 放的輸出端out2。
4、 一種應(yīng)用兩相不均衡時鐘方案運放共享MDAC電路的流水線模數(shù) 轉(zhuǎn)換器，其特征在于，該流水線模數(shù)轉(zhuǎn)換器ADC包括流水子級，用于對接收自ADC輸入端的Vin信號或上一級流水子級 的模擬信號進行模數(shù)轉(zhuǎn)換和余差放大，將得到的數(shù)字信號輸出給延時同步 寄存器陣列，模擬信號輸出給下一級流水子級；延時同步寄存器陣列，用于對接收自各流水子級的數(shù)字信號進行延時 對準，將得到的數(shù)字輸出給數(shù)字糾錯模塊；數(shù)字糾錯模塊，用于對接收自延時同步寄存器陣列的數(shù)字信號進行移 位相加，得到ADC的數(shù)字輸出。
5、 根據(jù)權(quán)利要求4所述的應(yīng)用兩相不均衡時鐘方案運放共享MDAC 電路的流水線模數(shù)轉(zhuǎn)換器，其特征在于，所述流水子級的個數(shù)為9個，分別為STAGE1、 STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE8和FLASH;其中，輸入信號首先由STAGE1進行采樣，并由STAGE1中的子模數(shù) 轉(zhuǎn)換器處理，產(chǎn)生2位數(shù)字碼，該數(shù)字碼被送入延時同步寄存器序列的同 時送入STAGE1的MDAC電路產(chǎn)生放大的余差信號送入STAGE2進行處 理，該過程重復(fù)一直到第8級，最后一級僅進行模數(shù)轉(zhuǎn)換，產(chǎn)生2位數(shù)字 碼送入延時同步寄存器序列，不進行余差放大。各級所產(chǎn)生的所有18位 數(shù)字碼經(jīng)過延時同步寄存器序列進行延時對準，然后經(jīng)數(shù)字糾錯模塊進行 處理輸出最終的IO位數(shù)字碼。
6、 根據(jù)權(quán)利要求5所述的應(yīng)用兩相不均衡時鐘方案運放共享MDAC 電路的流水線模數(shù)轉(zhuǎn)換器，其特征在于，所述第一級流水子級STAGE1，用于對接收自ADC輸入端的Vin信 號進行模數(shù)轉(zhuǎn)換和余差放大，將得到的數(shù)字輸出給延時同步寄存器陣列， 模擬輸出給第二級流水子級STAGE2;所述流水子級STAGE2、 STAGE3、 STAGE4、 STAGE5、 STAGE6、 STAGE7、 STAGE8和FLASH,用于對接收自上一級的模擬信號進行模數(shù) 轉(zhuǎn)換和余差放大，將得到的數(shù)字輸出給延時同步寄存器陣列，模擬輸出給 下一級流水子級。
7、 根據(jù)權(quán)利要求4所述的應(yīng)用兩相不均衡時鐘方案運放共享MDAC 電路的流水線模數(shù)轉(zhuǎn)換器，其特征在于，所述流水子級STAGE1、 STAGE2、……、STAGE 8均包含一個子模 數(shù)轉(zhuǎn)換器和一個MDAC電路，每級輸出2位，l位有效，冗余位用來進行 數(shù)字糾錯；所述最后一級FLASH是2比特閃存flash結(jié)構(gòu)的ADC，輸出2位有效。
8、 根據(jù)權(quán)利要求4所述的應(yīng)用兩相不均衡時鐘方案運放共享MDAC 電路的流水線模數(shù)轉(zhuǎn)換器，其特征在于，該流水線ADC包含4個運放，其中，STAGE1和STAGE2共用一個 運放，STAGE3和STAGE4共用一個運放，STAGE5和STAGE6共用一個 運放，STAGE7和STAGE8共用一個運放。
全文摘要
本發(fā)明涉及數(shù)字信號處理技術(shù)領(lǐng)域，公開了一種采用兩相不均衡時鐘方案運放共享的乘法數(shù)字模擬轉(zhuǎn)換電路，包括第一級乘法數(shù)字模擬轉(zhuǎn)換(MDAC)電路和第二級MDAC電路，所述第一級MDAC電路和第二級MDAC電路采用相同的有效位數(shù)和冗余位數(shù)；第二級MDAC電路中采樣電容小于第一級MDAC電路中采樣電容，第二級MDAC電路中反饋電容小于第一級MDAC電路中反饋電容；第一級MDAC電路的余差放大相時間大于第二級MDAC電路的余差放大相時間。本發(fā)明同時公開了一種應(yīng)用兩相不均衡時鐘方案運放共享MDAC電路的流水線模數(shù)轉(zhuǎn)換器(ADC)。利用本發(fā)明，充分利用了運放在每一相的功耗，減小了功耗的浪費。
文檔編號H03M1/66GK101295985SQ20071009868
公開日2008年10月29日 申請日期2007年4月25日 優(yōu)先權(quán)日2007年4月25日
發(fā)明者周玉梅, 鄭曉燕 申請人:中國科學(xué)院微電子研究所