專利名稱：用于減少泄漏電流的增強(qiáng)型傳輸門結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
0001本發(fā)明涉及集成電路器件，尤其涉及可用于此類器件中的傳輸門結(jié)構(gòu)。
背景技術(shù)：
0002單晶體管傳輸門是集成電路器件中最普遍的結(jié)構(gòu)之一，該結(jié)構(gòu)通常用于實(shí)施(或單獨(dú)地或與其它電路結(jié)合)開關(guān)、多路復(fù)用器、邏輯功能(例如傳輸晶體管邏輯)和三穩(wěn)態(tài)電路(如緩沖器和激勵(lì)器)的選通機(jī)構(gòu)。在一些集成電路器件中，單晶體管傳輸門結(jié)構(gòu)占了電路的很大一部分，例如，在可編程邏輯器件中，單晶體管傳輸門作為可編程互連電路的一部分遍及器件地被廣泛使用。
0003可通過對(duì)NMOS傳輸門的描述，簡要闡明典型的單晶體管傳輸門的操作(如本領(lǐng)域中的技術(shù)人員所理解的那樣，類似的操作原理適用于PMOS傳輸門)。取決于它的柵極端VGATE與它的源極端VSOURCE之間的電壓差是否超過閾值電壓VT，NMOS傳輸門充當(dāng)“開”或“合”的開關(guān)。(正如在本領(lǐng)域中被人們所熟知的那樣，MOS器件的“源極”端和“漏極”端并無物理差別；NMOS晶體管的源極端是較低電壓端。)當(dāng)VGATE-VSOURCE小于VT時(shí)，NMOS傳輸門處于截止(cutoff)狀態(tài)，由此充當(dāng)“開”的開關(guān)；當(dāng)VGATE-VSOURCE大于VT時(shí)，NMOS傳輸門處于導(dǎo)通狀態(tài)，由此充當(dāng)“合”的開關(guān)。
0004正如本領(lǐng)域中所熟知的那樣，MOS晶體管的VT不是離散值；可將其認(rèn)為是受諸如襯底偏置和亞閾值導(dǎo)通的多種二階效應(yīng)影響的一個(gè)范圍內(nèi)的值。盡管如此，為了簡化對(duì)本發(fā)明的原理的闡述，本說明書中VT被作為離散值而非一個(gè)范圍內(nèi)的值討論。
0005隨著器件幾何尺寸減小的當(dāng)前趨勢(shì)(例如，0.18μm工藝降至0.13μm、90nm甚至更小)，以及結(jié)果使用不斷降低的正在接近與VT相當(dāng)水平的操作電壓(例如電源電壓，偏置電壓等等)，晶體管傳輸門以相對(duì)高的速度運(yùn)行同時(shí)使泄漏電流最小化的能力是一個(gè)有待解決的困難的設(shè)計(jì)屏障。
0006此外，這個(gè)更小器件幾何尺寸的趨勢(shì)以及結(jié)果使用更低的操作電壓正在產(chǎn)生速度(例如傳輸門晶體管閉合的響應(yīng)時(shí)間)與泄漏電流(例如傳輸門晶體管關(guān)斷時(shí)通過它的電流)之間的折衷，在更大的器件幾何尺寸和由此而使用更高的操作電壓時(shí)，未經(jīng)歷過這種折衷。也就是說，如果對(duì)更小的器件幾何尺寸應(yīng)用傳統(tǒng)的設(shè)計(jì)技術(shù)，則大泄漏電流將伴隨高速傳輸門操作，而低速傳輸門操作將伴隨小泄漏電流。因?yàn)榇笮孤╇娏鲗?dǎo)致過多的熱量、功率損失和性能更差，所以大泄漏電流是不希望的。
0007另一個(gè)與幾何尺寸縮小相關(guān)的問題是由此對(duì)降低的操作電壓的使用。該降低的操作電壓通常是提供給集成電路的額定電壓，并且該降低的操作電壓對(duì)于某些電路的正確操作來說是不夠的，諸如集成電路中的可配置的存儲(chǔ)器單元(例如SRAM)。例如，當(dāng)電源電壓減小時(shí)，因?yàn)樗栌脕硎箚卧D(zhuǎn)(從一個(gè)邏輯狀態(tài)到另一個(gè)邏輯狀態(tài))的臨界電荷(critical charge)被減少，所以軟錯(cuò)誤率(soft-error-rate)增加。

發(fā)明內(nèi)容
0008本發(fā)明涉及用于低電壓系統(tǒng)中的增強(qiáng)型傳輸門結(jié)構(gòu)。根據(jù)本發(fā)明的原理，給出了不同的降低泄漏電流同時(shí)維持傳輸門結(jié)構(gòu)的高速操作的技術(shù)。雖然本說明書使用NMOS傳輸門闡述本說明書所描寫的技術(shù)，但是它們可容易地適用于PMOS結(jié)構(gòu)。
0009在一個(gè)裝置中，通過將傳輸門結(jié)構(gòu)的VT提到高于其它結(jié)構(gòu)(例如邏輯晶體管)的VT并且在傳輸門結(jié)構(gòu)的柵極施加高于額定電壓(例如，“低”系統(tǒng)電壓)的傳輸門開啟電壓或激活電壓(activation voltage)，可以減少泄漏電流并且維持高速操作。提高傳輸門結(jié)構(gòu)的VT所實(shí)現(xiàn)的一個(gè)優(yōu)勢(shì)是它在傳輸門結(jié)構(gòu)關(guān)斷時(shí)減少了泄漏電流。雖然該VT相對(duì)于除傳輸門結(jié)構(gòu)外的其它結(jié)構(gòu)的VT被提高了，但傳輸門開啟電壓仍足以使傳輸門結(jié)構(gòu)在期望的速度操作。
0010因?yàn)閭鬏旈T開啟電壓高于額定電壓，所以提供開啟電壓的電源可被用于為諸如SRAM的可配置存儲(chǔ)器單元提供電力。因?yàn)楦叩碾妷涸黾恿擞脕硎箚卧D(zhuǎn)的所需臨界電荷，所以以高于額定電壓的電壓為可配置存儲(chǔ)器單元提供電源降低了軟錯(cuò)誤率。
0011借助附圖和以下對(duì)本發(fā)明的詳細(xì)描述，本發(fā)明的更多特征、性質(zhì)和多種優(yōu)勢(shì)將會(huì)更顯而易見。


0012圖1是可根據(jù)本發(fā)明的原理構(gòu)造的增強(qiáng)型傳輸門結(jié)構(gòu)的示意圖表示。
0013圖2是可根據(jù)本發(fā)明的原理制造的集成電路器件的一個(gè)方面的簡化圖。
0014圖3是可根據(jù)本發(fā)明的原理制造的另一個(gè)集成電路器件的一個(gè)方面的簡化圖。
0015圖4是可根據(jù)本發(fā)明的原理構(gòu)造的另一個(gè)增強(qiáng)型傳輸門結(jié)構(gòu)的示意圖表示。
0016圖5更為詳細(xì)地示出了圖4的增強(qiáng)型傳輸門結(jié)構(gòu)的一個(gè)方面。
0017圖6A和6B是根據(jù)本發(fā)明原理的具有額定VT的晶體管和具有提高的VT的傳輸門結(jié)構(gòu)的不同的操作模式的示例性圖。
0018圖7是根據(jù)本發(fā)明原理的可編程邏輯器件的簡化框圖。
0019圖8示出了怎樣根據(jù)本發(fā)明的原理改進(jìn)圖7中的可編程器件的一個(gè)方面。
0020圖9示出了怎樣根據(jù)本發(fā)明的原理改進(jìn)圖7中的可編程器件的另一個(gè)方面。
0021圖10是根據(jù)本發(fā)明原理的選擇性地激勵(lì)傳輸門結(jié)構(gòu)的可配置存儲(chǔ)器單元的簡化框圖。
0022圖11是示例性系統(tǒng)的簡化框圖，該系統(tǒng)包含已經(jīng)根據(jù)本發(fā)明的原理改進(jìn)的集成電路器件。
具體實(shí)施例0023為了簡化對(duì)本發(fā)明的原理的討論，此處描述的技術(shù)和實(shí)施例將著重于NMOS傳輸門。盡管如此，此處所闡述的原理適用于包含了PMOS傳輸門的類似裝置。
0024正如此處所定義的，額定電壓是遍及諸如可編程邏輯器件的集成電路最主要使用的電壓，并且通常與“低”電壓聯(lián)系在一起。額定電壓有時(shí)指系統(tǒng)電壓或核心電路電壓。
0025正如此處所定義的，額定閾值電壓是除了包含于集成電路(例如，可編程邏輯器件)中的根據(jù)本發(fā)明的傳輸門晶體管以外的晶體管的閾值電壓。額定電壓VT可以是晶體管(例如邏輯晶體管)的VT，該晶體管使用的特定工藝(例如90nm工藝)制造，而不產(chǎn)生不是正常地依照該特定工藝制造的VT。
0026圖1示出了一種根據(jù)本發(fā)明的原理減小泄漏電流同時(shí)維持NMOS傳輸門高速操作的裝置。圖1所示的裝置中，NMOS傳輸門100的VT被制造成具有高于依照特定工藝尺寸(例如90nm工藝)制造的其他晶體管的額定VT。施加于NMOS傳輸門100的柵極的電壓，VGATE，高于額定電壓。此處，VGATE有時(shí)被認(rèn)為是傳輸門開啟電壓。在某些設(shè)計(jì)中，為了可靠地應(yīng)付施加于其柵極的電壓來防止例如柵極氧化物(gate-oxide)擊穿，取決于所使用的工藝和VIN與VGATE間的電壓差或者VOUT與VGATE之間的電壓差，NMOS傳輸門100可以是諸如厚氧化物(thick-oxide)器件的耐高壓晶體管。
0027對(duì)本發(fā)明來說，VGATE可以是靜態(tài)偏置電壓或動(dòng)態(tài)信號(hào)。如圖1所示，在一個(gè)實(shí)施例中，傳輸門開啟電壓可從任意不同的源104獲得，例如其上提供了高于額定電壓的電壓的專用外部管腳，I/O管腳(例如從提供了高于額定電壓的電壓的外部源提供的控制/數(shù)據(jù)信號(hào))，或者正的I/O電源電壓，VDD-I/O(例如當(dāng)核心電路和I/O電路分別具有電源并且VDD-I/O高于額定電壓時(shí)。)0028在其它實(shí)施例中，取決于應(yīng)用，可通過諸如電荷泵和電壓變換器(例如DC/DC，AC/DC等)的多種電壓增壓/變換電路中的任意一種來產(chǎn)生傳輸門開啟電壓。在其它實(shí)施例中，傳輸門開啟電壓可由諸如SRAM的存儲(chǔ)器單元提供。
0029應(yīng)該理解，傳輸門開啟電壓超過額定電壓的程度根據(jù)諸如晶體管類型和柵極氧化物厚度的幾個(gè)因素而變化。更應(yīng)當(dāng)理解，傳輸門開啟電壓超過額定電壓預(yù)定的電壓。例如，取決于不同因素，預(yù)定的百分比可在約百分之一到約百分之二百之間的范圍內(nèi)變動(dòng)。
0030將此傳輸門開啟電壓應(yīng)用到傳輸門結(jié)構(gòu)的柵極確保了獲得期望的傳輸門操作速度。
0031隨著半導(dǎo)體工藝在尺寸上不斷減小，VT也持續(xù)降低。正如本領(lǐng)域中所知的那樣，降低VT導(dǎo)致在“斷開”狀態(tài)期間泄漏電流相應(yīng)增加。因而，根據(jù)本發(fā)明的原理，最好提高那些用作傳輸門的具體晶體管的閾值電壓。
0032圖2示出了完成此目標(biāo)的一個(gè)裝置，該圖示意性地示出了具有代表性的集成電路器件20的一部分，在器件20中，兩個(gè)晶體管已經(jīng)被制造成具有不同的閾值電壓。如圖2所示，晶體管200被構(gòu)造成作為不同于傳輸門結(jié)構(gòu)的某物而操作，并且被制造成具有等于VN(額定VT)的相關(guān)VT。另一個(gè)晶體管201被構(gòu)造成作為傳輸門操作，并且被制造成具有高于VN預(yù)定百分比的相關(guān)VT。
0033上面提到的預(yù)定的百分比可以在約百分之一到約百分之二百之間的范圍內(nèi)變動(dòng)，在約百分之一到約百分之百之間的范圍內(nèi)變動(dòng)，在約百分之一到約百分之五十之間的范圍內(nèi)變動(dòng)，在約百分之五到約百分之四十五之間的范圍內(nèi)變動(dòng)，在約百分之十到約百分之四十之間的范圍內(nèi)變動(dòng)，在約百分之十五到約百分之三十五之間的范圍內(nèi)變動(dòng)，在約百分之二十到約百分之三十之間的范圍內(nèi)變動(dòng)，在約百分之一到約百分之三十之間的范圍內(nèi)變動(dòng)，在約百分之五到約百分之三十之間的范圍內(nèi)變動(dòng)，在約百分之十到約百分之三十之間的范圍內(nèi)變動(dòng)，在約百分之二十到約百分之四十之間的范圍內(nèi)變動(dòng)，在約百分之二十五到約百分之三十五之間的范圍內(nèi)變動(dòng)，或者在約百分之三十到約百分之五十之間的范圍內(nèi)變動(dòng)。
0034應(yīng)當(dāng)理解，任何提高閾值電壓導(dǎo)致其高于額定電壓都有助于最小化泄漏電流，并且與本發(fā)明的原理一致。因而，應(yīng)當(dāng)理解，本發(fā)明不限于此處枚舉的百分比。
0035圖3詳述了圖2所示的裝置，圖3示出了集成電路器件30的一部分，器件30被分為不同的部分301/302/303，其中給定部分內(nèi)的所有晶體管都被制造成具有的特定閾值電壓與其它部分內(nèi)的晶體管的閾值電壓不同。例如，部分301和302可以各自是具有高度集中的傳輸門的布線網(wǎng)絡(luò)(routing network)(例如，其可用于構(gòu)建互連開關(guān)和多路復(fù)用器)。相應(yīng)地，部分301和302中的晶體管可被制造成其VT高于其它部分303中的晶體管的VT。
0036作為選擇性地制造低VT晶體管的替代性選擇或者補(bǔ)充，圖4和圖5示出了一個(gè)裝置，其中通過控制阱405的偏置電壓VBIAS來達(dá)到高于額定VT的電壓，NMOS傳輸門400制造于該阱405中。對(duì)本發(fā)明來說，NMOS傳輸門400更優(yōu)選地制造于阱405中，阱405能夠被偏置到不同于用于偏置襯底520的電壓。在圖5所示的示例性實(shí)施例中，例如，使用三阱(triple-well)工藝以允許p阱405與p襯底520分開被偏置，由此允許NMOS傳輸門400的VT被調(diào)整為源級(jí)到體(source-to-bulk)的電壓差VSB的函數(shù)，在圖5所示的裝置中，VSB由VBIAS決定。本領(lǐng)域中的技術(shù)人員應(yīng)該熟悉NMOS晶體管的VT與VSB之間的關(guān)系，該關(guān)系可被表示為如下VT＝Tt0+γ[sqrt(VSB+2φF)-sqrt(2φF)](其中Vt0是當(dāng)VSB為0時(shí)的閾值電壓，g是體效應(yīng)常數(shù)，φF是與阱的攙雜相關(guān)聯(lián)的項(xiàng))。相應(yīng)地，通過將阱405偏置電壓VBIAS設(shè)置到低于出現(xiàn)在NMOS傳輸門400的源級(jí)端的電平的水平而產(chǎn)生正的VSB，NMOS傳輸門400的VT可因此而提高。對(duì)本發(fā)明來說，為了正向偏置源級(jí)/漏級(jí)401/402和p-阱405之間的結(jié)，VBIAS不應(yīng)太低。
0037根據(jù)本發(fā)明的原理，VBIAS可得自多種源和偏置生成方案500中的任意一種，這些源可以處于包含NMOS傳輸門400的集成電路器件的內(nèi)部或外部。此類源500可包括外部管腳，電荷泵，參考電壓，分壓器，電平移位器，控制/反饋電路等等。在某些設(shè)計(jì)中，VBIAS可作為靜態(tài)電壓被提供，靜態(tài)電壓可對(duì)應(yīng)于或不對(duì)應(yīng)于任何用于集成電路器件上的電源電壓。在另外一些設(shè)計(jì)中，最好為VBIAS使用動(dòng)態(tài)電壓，其可由生成可變VBIAS的控制電路提供，該可變VBIAS可以是多種參數(shù)中的任意參數(shù)的函數(shù)，諸如工藝變化、溫度、電壓、電流、或者它們的組合。結(jié)果，NMOS傳輸門400的VT可在反饋環(huán)中被調(diào)節(jié)以獲得高的VT，該VT在與高于額定柵極電壓的電壓相結(jié)合時(shí)，例如，優(yōu)化了高速傳輸門操作與減小泄漏電流之間的折衷。
0038圖6A和6B示出了對(duì)根據(jù)本發(fā)明構(gòu)建的傳輸門結(jié)構(gòu)的性能特性與未作為傳輸門使用的其他晶體管的性能特性進(jìn)行比較的曲線圖，二者都是根據(jù)給定的工藝尺寸制造的。圖6A和6B都示出了給定工藝尺寸的電源電壓(線610)的直觀趨勢(shì)。圖6A和6B示出了除了根據(jù)本發(fā)明的傳輸門結(jié)構(gòu)之外的晶體管的額定閾值電壓VTN的直觀趨勢(shì)。圖6A和6B還直觀地示出了根據(jù)本發(fā)明的傳輸門的高于額定閾值電壓的電壓VTN+。注意電源電壓隨著工藝尺寸的減小而降低。還應(yīng)注意到，VTN隨著工藝尺寸的減小而降低，而對(duì)不同工藝尺寸(例如小于0.13μm的工藝尺寸)，VTN+高于VTN預(yù)定的百分比。還應(yīng)注意到，圖6A和6B中所示的趨勢(shì)的一部分具有虛線。這些虛線一般代表未來的工藝尺寸中可獲得的電壓、泄漏電流和頻率的預(yù)期值。
0039現(xiàn)具體參見圖6A，對(duì)于給定工藝，具有VTN的晶體管的泄漏電流(線612)與具有VTN+的傳輸門晶體管的泄漏電流(線614)相比較。注意對(duì)于“更大的”工藝(例如大于0.13μm工藝)，傳輸門結(jié)構(gòu)的閾值電壓不需要高于額定閾值電壓。因而，這就是為何圖6A和6B未示出延伸到圖中極左端的VTN+“圈”。如圖所示，對(duì)于根據(jù)“更大”的工藝尺寸制造的并且具有閾值電壓VTN的晶體管，其泄漏電流低。盡管如此，隨著工藝尺寸的減小，具有VTN的晶體管的泄漏電流急劇提高，而具有VTN+的晶體管的泄漏電流則仍然相對(duì)低(即，和通過具有額定閾值電壓的晶體管的泄漏電流相比較，該泄漏電流減小了)。
0040現(xiàn)參見圖6B，圖6B比較了具有VTN+或VTN并且被額定電壓或傳輸門開啟電壓激勵(lì)的晶體管的頻率。線620表示從具有VTN并且被額定電壓激勵(lì)的晶體管處獲得的“理想”操作速度。盡管如此，如圖6A中的線612所指出的那樣，該速度的獲得是以高泄漏電流為代價(jià)的。線630代表了具有VTN+但被額定柵極電壓激勵(lì)的晶體管的速度曲線。如圖6B中所示，線630的速度明顯低于在更小的工藝尺寸下的理想速度。盡管如此，代表根據(jù)本發(fā)明的具有VTN+并且被傳輸門開啟電壓(例如高于額定電壓的電壓)激勵(lì)的傳輸門晶體管的速度的線640，與線620的理想速度基本匹配，同時(shí)線640得益于具有相對(duì)低的泄漏電流。
0041上面描述的可根據(jù)本發(fā)明的原理構(gòu)建的傳輸門結(jié)構(gòu)10/201/40在諸如可編程邏輯器件的集成電路器件中特別有用，在集成電路器件中，這種傳輸門結(jié)構(gòu)被用于互連開關(guān)以允許可編程布線和切換。圖7是示例性可編程邏輯器件70的簡化框圖，在器件70中，容易地采用使用根據(jù)本發(fā)明的原理構(gòu)建的傳輸門結(jié)構(gòu)的互連開關(guān)?？删幊踢壿嬈骷?0包含多個(gè)可編程邏輯區(qū)710，區(qū)710有效地布置在行和列的二維陣列中以及水平互連導(dǎo)線(conductor)730和垂直互連導(dǎo)線735的可編程網(wǎng)絡(luò)，互連導(dǎo)線730和735在邏輯區(qū)710和多種I/O結(jié)構(gòu)780之間傳送信號(hào)。在互連導(dǎo)線730/735的網(wǎng)絡(luò)中，通過互連開關(guān)700，信號(hào)被可編程地發(fā)送，在某些設(shè)計(jì)中，開關(guān)700也可以被編組以形成多路復(fù)用器。在某些實(shí)施例中，可編程邏輯器件70也可包含諸如存儲(chǔ)器結(jié)構(gòu)、乘法器/累加器塊、算術(shù)邏輯單元、微處理器等等的任意種功能塊750。功能塊750可以是被構(gòu)造成實(shí)施特定功能的專用結(jié)構(gòu)，或者替代性地，功能塊750可以是用戶可編程/可重配置的結(jié)構(gòu)。
0042圖8更為詳細(xì)地示出了在互連導(dǎo)線730/735的網(wǎng)絡(luò)中怎樣使用互連開關(guān)700以在可編程邏輯器件70中發(fā)送信號(hào)。為了闡明本發(fā)明的原理，可編程器件70內(nèi)的信號(hào)源/目的地可以是邏輯區(qū)710、功能塊750、I/O結(jié)構(gòu)780或可編程邏輯器件70中的其它電路中的任何一個(gè)。正如圖8示意性地示出的那樣，通過使用互連開關(guān)700將提供于信號(hào)源710/750/780等的輸出引線(lead)725之上的信號(hào)進(jìn)行多路復(fù)用或切換到互連導(dǎo)線730/735的網(wǎng)絡(luò)上(在其中，互連開關(guān)700可用于可編程地將一個(gè)互連導(dǎo)線連接到另一個(gè)互連導(dǎo)線上)，可以將信號(hào)從給定源發(fā)送到任意給定的目的地，從互連導(dǎo)線730/735的網(wǎng)絡(luò)，信號(hào)可最終被多路復(fù)用或切換至信號(hào)目的地710/750/780等的輸入引線720上。如圖8中所示，互連導(dǎo)線730/735的網(wǎng)絡(luò)的電氣特性可由“黑盒子”抽象內(nèi)的一連串電阻820和電容821a/b表示。
0043圖8也示出了互連開關(guān)700的一個(gè)實(shí)施例，互連開關(guān)700可通過使用上述的根據(jù)本發(fā)明原理的增強(qiáng)型傳輸門結(jié)構(gòu)來構(gòu)造。如圖8所示，互連開關(guān)700可將傳輸門10/201/40中的任何一個(gè)作為切換機(jī)構(gòu)包含進(jìn)來。在某些實(shí)施例中，一對(duì)反相器801a和801b以及“半鎖存器(half-latch)”PMOS晶體管802也被包含以提供對(duì)輸入和輸出信號(hào)的緩沖。半鎖存器PMOS晶體管802可用于從傳輸門10/201/40兩端的電壓降恢復(fù)。
0044圖9示出了互連開關(guān)900的另一個(gè)實(shí)施例，互連開關(guān)900可使用上述的根據(jù)本發(fā)明的原理的增強(qiáng)型傳輸門結(jié)構(gòu)來構(gòu)造。如圖9所示，互連開關(guān)900可包含傳輸門10/201/40中的兩個(gè)，作為雙傳輸門切換機(jī)構(gòu)來使用。如有所需，開關(guān)900可包含反相器901a和901b以對(duì)輸入和輸出信號(hào)進(jìn)行緩沖。半鎖存器PMOS晶體管910可被包含以補(bǔ)償雙傳輸門切換機(jī)構(gòu)兩端的電壓降。應(yīng)該理解，互連開關(guān)900可用于替代圖7中的互連開關(guān)700或與之混合。
0045圖10示出了集成電路1000的一部分，集成電路1000采用存儲(chǔ)器單元1010來激勵(lì)根據(jù)本發(fā)明原理的傳輸門晶體管700/900。存儲(chǔ)器單元1010可以是諸如SRAM單元的可配置RAM單元。傳輸門晶體管700/900可以是任意的上述的增強(qiáng)型傳輸門結(jié)構(gòu)。
0046圖10還示出了高于額定電壓源的電壓VCCX，VCCX連接至存儲(chǔ)器單元1010。如上所述，高于額定電壓的電壓可由單獨(dú)的I/O管腳提供，該I/O管腳提供了產(chǎn)生于電荷泵、電壓電平器等等，高于額定電源電壓的電源電壓。
0047以高于額定電壓的電壓為存儲(chǔ)器單元1010供電所實(shí)現(xiàn)的優(yōu)勢(shì)是它減少了軟錯(cuò)誤的可能。當(dāng)存儲(chǔ)在存儲(chǔ)器單元中的邏輯狀態(tài)非有意地變化時(shí)，軟錯(cuò)誤發(fā)生。例如，通過改變存儲(chǔ)器單元的電荷而干擾硅操作的亞原子粒子(有時(shí)被認(rèn)為是阿爾法粒子或中子束)可引起軟錯(cuò)誤。存儲(chǔ)器單元的交叉干擾(cross-coupling)也可引起軟錯(cuò)誤。隨著電源電壓(例如額定電壓)持續(xù)降低，因?yàn)樗栌脕硎箚卧D(zhuǎn)(從一個(gè)邏輯狀態(tài)到另一個(gè)邏輯狀態(tài))的臨界電荷隨著電源電壓的降低而降低，所以軟錯(cuò)誤率隨之提高。因此，與額定電壓相反，應(yīng)用VCCX提供了使存儲(chǔ)器單元1010以相對(duì)低的軟錯(cuò)誤率操作的電源電壓。
0048因而，在存儲(chǔ)器單元1010與傳輸門晶體管700/900之間產(chǎn)生了協(xié)同作用，原因是VCCX提供了足以使軟錯(cuò)誤率最小化并且足以以預(yù)定的操作速度(即VCCX至少與傳輸門開啟電壓相等)激勵(lì)傳輸門晶體管的電壓。即，通過向傳輸門晶體管700/900的柵極施加由VCCX(例如，傳輸門開啟電壓)提供的電壓，存儲(chǔ)器單元1010選擇性地激勵(lì)傳輸門晶體管700/900。因而，為存儲(chǔ)器單元1010提供高于額定電壓的電壓防止了非有意的翻轉(zhuǎn)，同時(shí)使存儲(chǔ)器單元1010能以必要的電壓激勵(lì)傳輸門700/900。
0049圖11示出了在系統(tǒng)1100中怎樣使用集成電路器件1190(例如可編程邏輯器件)，集成電路器件1190采用了上述的增強(qiáng)型傳輸門結(jié)構(gòu)中的任意一種。系統(tǒng)1100可包含一個(gè)或多個(gè)以下組件各種外圍器件1102，I/O電路1103，處理器1104以及存儲(chǔ)器1105。這些組件可通過系統(tǒng)總線1101連接在一起并且發(fā)布于包含在終端用戶系統(tǒng)1107中的電路板1106之上。
0050系統(tǒng)1100可用于多種應(yīng)用中，諸如計(jì)算機(jī)聯(lián)網(wǎng)、數(shù)據(jù)聯(lián)網(wǎng)、測(cè)試設(shè)備、視頻處理、數(shù)字信號(hào)處理或其它任何希望利用使用可編程或可重編程邏輯的優(yōu)勢(shì)的應(yīng)用。采用了根據(jù)本發(fā)明的原理構(gòu)建的傳輸門結(jié)構(gòu)的集成電路器件90，可用于執(zhí)行多種不同的邏輯功能。例如，集成電路器件1190可構(gòu)造為與處理器1104協(xié)同工作的處理器或控制器。集成電路器件1190也可被用作對(duì)系統(tǒng)1100內(nèi)的共用資源的訪問進(jìn)行判決的判決器。在另一個(gè)例子中，集成電路器件1190也可被構(gòu)造為處理器1104與系統(tǒng)中其它組件中的一個(gè)組件之間的接口。
0051可使用各種技術(shù)實(shí)施采用了根據(jù)本發(fā)明的原理構(gòu)建的傳輸門結(jié)構(gòu)的集成電路器件1190。此外，本發(fā)明適用于一次性可編程器件和可重編程器件。
0052因而，可以看出，本發(fā)明給出了用于集成電路器件的增強(qiáng)型傳輸門結(jié)構(gòu)。本技術(shù)領(lǐng)域中的技術(shù)人員會(huì)意識(shí)到，本發(fā)明可由不同于上面所描述的實(shí)施例的實(shí)施例實(shí)施，給出本說明書中所描述的實(shí)施例是出于闡述的目的而非限制目的，并且本發(fā)明僅被隨后的權(quán)利要求所限制。
權(quán)利要求
1.一種可編程邏輯器件，包括邏輯塊陣列；多條互連線；多個(gè)開關(guān)，其用于可編程地規(guī)定所述互連線上的所述邏輯塊之間的邏輯信號(hào)的路徑，其中所述開關(guān)包括其閾值電壓高于所述可編程邏輯器件中的其它晶體管的閾值電壓的傳輸門晶體管，并且其中所述傳輸門晶體管被選擇性地以傳輸門開啟電壓開啟，該傳輸門開啟電壓高于施加于所述可編程邏輯器件中的其它晶體管上的電壓。
2.根據(jù)權(quán)利要求1中所定義的可編程邏輯器件，還包括多個(gè)存儲(chǔ)器單元，以等于或大于所述傳輸門開啟電壓的存儲(chǔ)器單元電源電壓為所述存儲(chǔ)器單元提供電力。
3.根據(jù)權(quán)利要求2中所定義的可編程邏輯器件，其中所述存儲(chǔ)器單元選擇性地向所述傳輸門晶體管提供所述傳輸門開啟電壓。
4.根據(jù)權(quán)利要求2中所定義的可編程邏輯器件，其中所述存儲(chǔ)器單元是靜態(tài)存儲(chǔ)器SRAM單元。
5.根據(jù)權(quán)利要求2中所定義的可編程邏輯器件，其中所述存儲(chǔ)器單元電源電壓由電平移位器、電荷泵、參考電壓生成器、分壓器電路或者所述可編程邏輯器件上的輸入/輸出管腳提供。
6.根據(jù)權(quán)利要求1中所定義的可編程邏輯器件，其中至少一個(gè)所述傳輸門晶體管被制造成具有高于所述其它晶體管的閾值電壓的所述閾值電壓。
7.根據(jù)權(quán)利要求1中所定義的可編程邏輯器件，其中至少一個(gè)所述傳輸門晶體管是包括柵極阱區(qū)和連接的半導(dǎo)體晶體管，該連接用于關(guān)于所述半導(dǎo)體晶體管的其它區(qū)域偏置所述柵極阱區(qū)，由此將閾值電壓設(shè)置為高于非傳輸門晶體管的閾值電壓的電壓電平。
8.根據(jù)權(quán)利要求1中所定義的可編程邏輯器件，其中所述傳輸門晶體管是NMOS晶體管。
9.一種數(shù)字處理系統(tǒng)，包括處理電路；連接到所述處理電路的系統(tǒng)存儲(chǔ)器；和連接到所述處理電路和所述系統(tǒng)存儲(chǔ)器的權(quán)利要求1中定義的所述可編程邏輯器件。
10.一種印刷電路板，其安裝在權(quán)利要求1中定義的所述可編程邏輯器件上。
11.一種集成電路，包括具有額定閾值電壓的第一組晶體管，所述第一組中的每個(gè)晶體管被選擇性地以額定電壓開啟；和一組其傳輸門閾值電壓高于所述額定閾值電壓預(yù)定的百分比的傳輸門晶體管，每個(gè)傳輸門晶體管被選擇性地以超過所述額定電壓的傳輸門開啟電壓開啟。
12.根據(jù)權(quán)利要求11中所定義的集成電路，其中所述預(yù)定的百分比在從約百分之一到約百分之二百的范圍內(nèi)變動(dòng)。
13.根據(jù)權(quán)利要求11中所定義的集成電路，其中所述預(yù)定的百分比在從約百分之五到約百分之四十的范圍內(nèi)變動(dòng)。
14.根據(jù)權(quán)利要求11中所定義的集成電路，其中所述預(yù)定的百分比在從約百分之十到約百分之三十五的范圍內(nèi)變動(dòng)。
15.根據(jù)權(quán)利要求11中所定義的集成電路，其中所述預(yù)定的百分比在從約百分之十五到約百分之三十的范圍內(nèi)變動(dòng)。
16.根據(jù)權(quán)利要求11中所定義的集成電路，其中所述額定電壓是提供給所述集成電路的電源電壓。
17.根據(jù)權(quán)利要求11中所定義的集成電路，還包括提供所述傳輸門開啟電壓的傳輸門開啟電壓源。
18.根據(jù)權(quán)利要求17中所定義的集成電路，其中所述傳輸門開啟電壓源由電平移位器、電荷泵、參考電壓生成器、分壓器電路或者所述集成電路上的輸入/輸出管腳提供。
19.根據(jù)權(quán)利要求11中所定義的集成電路，還包括至少一個(gè)存儲(chǔ)器單元，以等于或高于所述傳輸門開啟電壓的存儲(chǔ)器單元電源電壓為所述存儲(chǔ)器單元提供電源；所述至少一個(gè)存儲(chǔ)器單元被連接到至少一個(gè)所述傳輸門晶體管，并且可操作以選擇性地向至少一個(gè)傳輸門晶體管提供所述傳輸門開啟電壓。
20.根據(jù)權(quán)利要求19中所定義的集成電路，其中所述存儲(chǔ)器單元是SRAM單元。
21.根據(jù)權(quán)利要求11中所定義的集成電路，其中所述傳輸門晶體管是NMOS晶體管。
22.根據(jù)權(quán)利要求11中所定義的集成電路，還包括邏輯塊陣列；多條互連線；多個(gè)開關(guān)，其用于可編程地規(guī)定所述互連線上的所述邏輯塊之間的邏輯信號(hào)的路徑，其中每個(gè)開關(guān)包含至少一個(gè)所述傳輸門晶體管。
23.一種數(shù)字處理系統(tǒng)，包括處理電路；連接到所述處理電路的系統(tǒng)存儲(chǔ)器；和連接到所述處理電路和所述系統(tǒng)存儲(chǔ)器的權(quán)利要求11中定義的所述集成電路。
24.一種印刷電路板，其安裝在權(quán)利要求11中定義的所述集成電路上。
25.根據(jù)權(quán)利要求24中所定義的印刷電路板，還包括安裝在所述印刷電路板上并且連接到所述集成電路器件上的板存儲(chǔ)器。
26.根據(jù)權(quán)利要求25中所定義的印刷電路板，還包括安裝在所述印刷電路板上并且連接到所述集成電路器件上的處理電路。
27.一種可編程邏輯器件，包括高電壓電源，該高電壓電源所提供的電壓高于提供給所述可編程邏輯器件的低電壓；連接到所述高電壓電源的可配置存儲(chǔ)器單元；具有柵極端、輸入端和輸出端的傳輸門晶體管，所述柵極端被連接到所述可配置存儲(chǔ)器單元上，所述傳輸門晶體管的閾值電壓高于所述可編程器件內(nèi)的其它晶體管的閾值電壓，并且所述傳輸門晶體管被選擇性地以施加于所述柵極端的所述高電壓開啟。
28.根據(jù)權(quán)利要求28所述的可編程邏輯器件，其中所述可配置存儲(chǔ)器單元是SRAM單元。
全文摘要
本發(fā)明提出了用于低電壓系統(tǒng)的增強(qiáng)型傳輸門結(jié)構(gòu)，其中傳輸門結(jié)構(gòu)的操作速度被最大化，同時(shí)當(dāng)此結(jié)構(gòu)被“關(guān)斷”時(shí)，使泄漏電流最小化。在一個(gè)裝置中，相對(duì)于根據(jù)特定工藝尺寸制造的其它晶體管的VT，傳輸門結(jié)構(gòu)的VT被提高。另外，傳輸門開啟電壓被施加于傳輸門結(jié)構(gòu)上，使得傳輸門開啟電壓在電壓上高于提供給除此傳輸門結(jié)構(gòu)以外的電路的額定電壓。
文檔編號(hào)H03K19/00GK101027838SQ200580026361
公開日2007年8月29日 申請(qǐng)日期2005年8月2日 優(yōu)先權(quán)日2004年8月3日
發(fā)明者H·Y·呂, M·卡巴尼, R·帕提爾, T·T·黃 申請(qǐng)人:阿爾特拉公司